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CY7C1327G
4兆位（ 256千× 18 ）流水线同步SRAM
4兆位（ 256千× 18 ）流水线同步SRAM
特点
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功能说明
该CY7C1327G SRAM集成256千× 18的SRAM单元与
高级同步外围电路和一个2位计数器
内部突发操作。所有的同步输入端通过门控
由一个正沿触发时钟输入控制寄存器
（CLK） 。同步输入包括所有地址，所有的数据
输入地址流水线芯片使能（ CE
1
） ，深度拓展
芯片启用（ CE
2
和CE
3
） ，突发控制输入（ ADSC ， ADSP ，
和ADV ） ，写入启用（ BW
[A ： B]
和BWE ）和全局写
（GW） 。异步输入包括输出使能（OE ）和
在ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或地址
频闪控制器（ ADSC ）是活动的。随后爆
地址可以被内部产生由作为控制
提前销（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写cycle.This部分支持字节写
行动（见引脚说明和真值表进行进一步
详细说明） 。写周期可以在一到两个字节宽可控
由字节写控制输入。当低电平有效使所有GW
字节写入。
该CY7C1327G从+ 3.3V内核电源供电
而所有的输出也有+ 3.3V或+ 2.5V电源供电。
所有输入和输出都符合JEDEC标准的JESD8-5-
兼容。
注册的输入和输出的流水线操作
256千× 18个通用I / O架构
3.3 V内核电源（V
DD
)
2.5 V的I / O电源（V
DDQ
)
快时钟到输出时间
3.5纳秒（ 166 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
提供无铅100引脚TQFP封装
“ ZZ ”睡眠模式选项
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逻辑框图
A0, A1, A
模式
地址
注册
2
A[1:0]
ADV
CLK
BURST Q1
计数器
逻辑
CLR
Q0
ADSC
ADSP
DQ
B,
DQP
B
写注册
DQ
B,
DQP
B
写入驱动器
内存
ARRAY
BW
A
BWE
GW
CE
1
CE2
CE3
OE
启用
注册
DQ
A,
DQP
A
写注册
DQ
A,
DQP
A
写入驱动器
SENSE
安培
BW
B
产量
注册
产量
缓冲器
E
的DQ
DQP
A
DQP
B
流水线
启用
输入
注册
ZZ
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05519牧师* K
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2012年9月20日
