数据表
应用信息
频率规划使用本AD9518
该
AD9518
是一个高度灵活的PLL 。当选择了PLL
设置和版本的
AD9518,
牢记以下
指导方针。
该
AD9518
有以下四种分频器：所述
参考值（或R）分频器，反馈（或N）分频，将VCO
除法器，和信道分配器。当试图实现一个
特别困难的分频比需要大
量分频，一些分频的
可以通过VCO分频器或通道分频器来实现，
因此允许更高的鉴相器的频率和更
灵活地选择的环路带宽。
WITHIN THE
AD9518
家庭，较低的VCO频率一般
导致略低抖动。综合抖动的区别
（从12千赫至20兆赫的偏移）为相同的输出频率
通常小于150飞秒的整个VCO频率范围
（ 1.45 GHz到2.95 GHz的）的
AD9518
家庭。如果所需的
频率规划可以与版本的实现
AD9518
具有较低的VCO频率，选择较低的频率
部分结果中的最低相位噪声和抖动最低。
然而，选择较高的VCO的频率可能会导致更多的
灵活的频率规划。
选择一个标称电荷泵电流的中间
容许范围为起点允许设计者增加或
降低电荷泵电流，因此，允许设计
微调PLL环路带宽在两个方向上。
ADISIMCLK工具是一款功能强大的PLL建模工具，可以
从下载
www.analog.com 。
这是一个非常准确的工具
用于确定最佳的环路滤波器对于给定的应用程序。
AD9518-1
考虑无限分辨率的理想的ADC ，其中所述步骤
大小和量化误差可以忽略不计，则可用的信噪比
可以表示为大致
1
SNR
(
dB
)
=
20
×
登录
2
π
F T
第j
其中：
f
A
是最高的模拟频率进行数字化。
t
J
是在采样时钟的均方根抖动。
图52示出了所要求的采样时钟抖动的功能
的模拟频率和有效位数（ ENOB） 。
110
100
90
80
1
SNR = 20log 2πF
t
第j
18
16
SNR（ dB）的
70
60
50
12
1ps
2ps
10
10p
s
40
8
6
100
1k
06430-044
30
10
f
A
（兆赫）
图52. SNR和ENOB与模拟输入频率
使用本AD9518输出， ADC时钟
应用
任何高速ADC是质量极其敏感的
采样时钟。一个ADC可以被认为是一个采样混频器，
和任何噪声，失真或定时的时钟抖动被合并
与在模拟到数字的输出所需的信号。时钟
完整性要求规模与模拟输入频率
和分辨率，具有较高的模拟输入频率的应用
在≥14位分辨率是最严格的。理论
ADC的SNR由ADC的分辨率和抖动的限制
上的采样时钟。
欲了解更多信息，请参阅
AN-756
应用笔记，
采样
系统以及时钟相位噪声和抖动的影响;
和
AN-501
应用笔记，
孔径不确定性与ADC系统
性能方面，
at
www.analog.com 。
许多高性能ADC具有差分时钟输入
简化提供所需的低抖动时钟上的任务
嘈杂的PCB 。 （分发一个单端时钟在嘈杂的PCB
可能导致对采样时钟耦合噪声。微分
分布具有固有的共模抑制能力，可以提供
卓越的超频性能在嘈杂的环境中。 ）的
AD9518
特点LVPECL输出，提供差分时钟输出，
这使时钟解决方案，最大限度地提高转换器的SNR
性能。 ADC的输入要求（差分
或单端的逻辑电平，终端） ，应考虑
选择最佳时钟/转换器解决方案的时候。
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ENOB
200
fs
400
fs
t
J
=
100
fs
14
