CY23S02
图1.原理图/推荐布局
C
A
G
铁素体
珠子
V+
电源连接
C8
G
10 F
0.01 F
FBIN
IN
GND
FS0
1
2
3
G
8
7
6
5
FS1
4
如何实现零延迟
通常，零延迟缓冲器（ ZDBs ）的使用，因为一
设计师想要提供的时钟信号的多个副本中
彼此同相。背后ZDBs的整个概念是，
在目的地芯片的信号都变为高电平的
同时输入到ZDB 。为了实现这一点，布局
必须补偿ZDB之间的走线长度的
目标设备。的补偿方法进行说明。
外部反馈是，允许该补偿的特点。
在PLL的ZDB使反馈信号是在相
与参考信号。当铺设板，匹配
被用于反馈输出之间的走线长度及
该FBIN输入到PLL。
如果期望以添加一个小的延迟，或稍先于
输入信号，这也可能受到影响或者使跟踪
到FBIN比脚的痕迹，以短一点或长一点
该器件提供时钟。
目的地的设备被同时驱动为高电平的
提供给ZDB参考时钟变为高电平。同步
在ZDB的其它输出从ASIC /缓冲器输出
是更复杂但如在任何传播延迟
ASIC /缓冲器必须考虑。
图2.六个输出缓冲器的反馈路径
参考
信号
反馈
输入
零
延迟
卜FF器
ASIC /
卜FF器
A
相位校准
的情况下OUT1的（即，较高的频率输出）是
连接到FBIN输入引脚的输出OUT2上升沿可能
是0 °或180°相位一致的IN输入波形（如
随机设定时输入和/或电力供给） 。如果OUT2
希望是上升沿对准到IN输入的上升沿，
然后连接OUT2 （即输出频率最低）到
FBIN引脚。这种设置提供了一个一致的输入，输出相位
关系。
插入在反馈路径中其它设备
另一个不错的功能可由于外部反馈是
同步信号为从一些来的信号的能力
其他设备。这种实现可以适用于任何设备
专用集成电路（ASIC ，多输出时钟缓冲器/驱动器，等等），该放
在反馈路径中。
指
图2中，
如果在ASIC /缓冲器和之间的迹线
该时钟信号（多个） （ A）的目标是在长度上等于所述
缓冲区和FBIN引脚之间的走线，在信号
文件编号： 38-07155牧师* E
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