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先进的硬件架构，公司
3.2
初始化
本节介绍了复位和初始化序列时序。关于这些的详细讨论
序列，请参见第2.6
复位和初始化序列。
图8：
CLK
复位和初始化时序
1 2
1 2
RSTn低电平有效
DSIN
DSON
3
DI
1
2
3
4
5
6
至少2个
时钟边沿
输入6个字节的数据进行初始化
至少1
时钟边沿
至少2个
时钟边沿
RESET
初始化
数据
数
1
2
3
描述
RSTN和DSIN建立时间
RSTN和DSIN保持时间
RSTN和DSIN声明
最低
10
0
2
最大
单位
纳秒
纳秒
时钟边沿
初始化字节选通到装置而RSTN和DSIN是低时的上升沿
CLK 。该RSTN必须是低电平有效用于至少两个时钟之前的第一次初始化字节选通在
和最后一个字节后保持活性的至少一个时钟。如果不同时RSTN初始化加载的字节
是活动的，则字节保持其预先定义的值。上电后初始化寄存器“
内容是不确定的。
对于初始化寄存器的详细说明，请参见第2.6
复位和初始化
序列。
3.3
数据输入
芯片锁存时DSIN和RDYIN是在CLK的上升沿上对DI引脚的输入数据
既活跃。下面的两个图显示的时序图缓冲准备和缓冲未就绪状态。
图9：
数据输入 - 输入缓冲器时刻准备
CLK
RSTn低电平有效
DI
1 2
有效
1 2
1 2
1 2
有效
1 2
1 2
有效
1 2
有效
1 2
有效
1 2
1 2
有效
DSIN
高=擦除
抹去
RDYIN
PS4012B-0100
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