CY7C340 EPLD系列
I / O模块
从宏蜂窝阵列分离是在I / O控制块
劳顾会。
图6
示出了在I / O框图。该
三态缓冲器由一个宏蜂窝乘积项控制
和驱动器的I / O引脚。该缓冲器的输入来
从联合实验室中的宏单元。反馈
从I / O引脚的路径可能在实验室内喂其它模块，如
还有PIA 。通过分离的I / O引脚的触发器，
实验室中的寄存器被“埋没”，使I / O引脚
以用作专用输出，双向输出，或作为
额外的专用输入。因此，应用程序需要
许多埋触发器，如计数器，移位寄存器和
状态机，不再消耗两个宏蜂窝寄存器
器以及相关的I / O引脚，因为在早期的设备。
可编程互连阵列
PLD的密度和速度历来被限制的信号
路由;即，得到的信号由一个宏蜂窝到另一个。为
更小的设备，单一阵列中使用，所有的信号都可用
能够将所有的宏单元。但随着器件密度增加，
被传送的信号的数目也变得非常大，在 -
压痕硅的用于互连的数量。另外，
因为信号必须是全球性的，增加的负载上的
内部连接路径减少
该装置的总速度的性能。在MAX架构设计师用手工
tecture解决了这些问题。它基于的概念
小的，灵活的逻辑阵列块，在较大的设备，是
由PIA互连。
该PIA通过路由仅显解决互连限制
需要每个LAB良。该体系结构被设计成使得
在芯片上的每个信号是PIA的范围内。该PIA然后
编程为给每个LAB获得的信号，它
要求。因此，每个LAB仅接收的信号
需要的。这有效地解决了任何路由问题，可能会
发生在该设计在不降低的表现
装置。不同于掩蔽或可编程门阵列，这
诱导可变延迟依赖于路由，在PIA有
从点固定的延时来点。这消除不需要的
歪斜之间的逻辑信号，这可能导致在间毛刺
最终还是外部逻辑。
经
企业
经
企业提供了更多的功能。它提供了非
有限的时序仿真和源代码级的仿真行为
和灰以及调试器。它具有产生graph-的能力
从HDL文本的iCal HDL块。它甚至可以生成
测试平台。
经
可用于PC和UNIX平台。某些功能
不在UNIX版本可用。欲了解更多信息
见
经
适用于PC，
经
对于UNIX ，
经
专业，
经
企业的数据表。
第三方软件
虽然
经
是一个完整的CPLD开发工具，其
本身而言，它与几乎所有的第三方EDA工具接口。所有
主要的第三方软件供应商为提供支持
MAX系列器件。为了加快这一支持，赛普拉斯支持
层数厂商提供所有相关的建筑信息，以及
作为钳工的设计为我们的产品。
程序设计
该
Impulse3
器件编程赛普拉斯将亲
克所有赛普拉斯可编程逻辑器件， CPLD器件，FPGA和PROM中。该
单元是一个独立的编程连接到任何
通过打印机接口的IBM兼容PC机。
第三方编程
正如开发软件，赛普拉斯强烈支持
第三方程序员。所有主要的第三方程序员
支持MAX系列。
交叉参考
Altera公司
PREFIX EPM
前缀： EP
22V10–10C
22V10–10C
22V10–10C
22V10–10C
22V10–15C
22V10–15C
5032DC
5032DC–2
5032DC–15
5032DC–17
5032DC–20
5032DC–25
5032DM
5032DM–25
5032JC
5032JC–2
5032JC–15
5032JC–17
5032JC–20
柏
前缀： CY
前缀： PALC
PALC22V10D–7C
PALC22V10D–10C
PAL22V10C–7C+
PAL22V10C–10C+
PALC22V10B–15C
PALC22V10D–15C
7C344–25WC
7C344–20WC
7C344–15WC
呼叫厂
7C344–20WC
7C344–25WC
7C344–25WMB
7C344–25WMB
7C344–25HC
7C344–20HC
7C344–15HC
呼叫厂
7C344–20HC
开发软件支持
经
经编是国家的最先进的编译器和完整的CPLD设计
工具。对于设计输入，
经
提供了IEEE- STD- 1164分之1076
VHDL文本编辑器，一个IEEE - STD- 1364的Verilog文本编辑器和
图形化的有限状态机编辑器。它提供了同步优化
论文及装修与那些预OP-取代基本电路
timized为目标设备时，通过在不使用的执行逻辑
内存和配件之间的完美沟通
合成。
经
还提供了其他工具，例如图形定时
模拟和分析。
经
专业的
经
专业包含了一些额外的功能。据亲
国际志愿组织设计输入一个额外的方法，它的图形块
图编辑器。它允许最多5毫秒的时间，而不是模拟
只有2毫秒。波形之前和之后允许比较
设计变更。
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