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销刀豆网络gurations
8
LAP
针
1
2
–
20
PLCC
针
2
4
5
44
TQFP
针
40
43
7
44
PLCC
针
2
5
7
名字
数据
CLK
WP1
(1)
I / O
I / O
I
I
描述
三态数据输出的配置。集电极开路双向
引脚进行编程。
时钟输入。用于增加内部地址和位计数器为
阅读和编程。
写保护（ 1 ） 。使用过程中，以保护内存部分
编程。默认情况下，由于内部下拉电阻禁用。
这种输入管脚中的FPGA加载操作不被使用。
输出使能（高电平有效）和RESET （低电平）时， SER_EN是
高。低水平上的RESET / OE复位双方的地址和位
计数器。高水平（与CE低），使数据输出驱动器。该
该输入的逻辑极性是可编程的，因为无论是RESET / OE或
RESET / OE 。对于大多数应用，复位应编程
低电平有效。本文档介绍了引脚RESET / OE 。
芯片使能输入（低电平有效） 。低水平（与OE高）允许DCLK
递增地址计数器，并允许数据输出驱动器。一
高层次的CE禁用地址和位计数器和势力
该器件进入低功耗待机模式。注意，该引脚会
不
启用/禁用设备的2线串行编程模式
（ SER_EN低） 。
接地引脚。之间的0.2 μF去耦电容
V
CC
和GND是
推荐使用。
O
芯片使能输出（低电平有效） 。该输出变低时，
地址计数器已达到其最大值。在菊花链
AT17系列设备，一台设备的CEO引脚必须连接到
在链中的下一个设备的CE输入。它会留低，只要
CE为低， OE为高电平。然后，它会按照CE ，直到OE变低;
此后， CEO将保持较高水平，直到整个EEPROM被再次读取。
设备的选择输入， A2 。这是用于使能（或选择）的设备
在编程过程中（即，当SER_EN是低） 。 A2的内部有一个
下拉电阻。
集电极开路复位状态指示灯。在上电期间复位驱动为低电平，
当开机完成后释放。 （推荐一个4.7 kΩ的上拉起来
该引脚如果使用） 。
串行能必须在FPGA装车作业举办高。
把SER_EN低使2线串行编程模式。
对于非ISP应用， SER_EN应该连接到V
CC
.
+ 3.3V / + 5V电源引脚。
3
6
13
19
RESET / OE
I
4
8
15
21
CE
I
5
10
18
24
GND
首席执行官
6
14
21
27
A2
I
–
15
23
29
准备
(1)
O
7
17
35
41
SER_EN
I
8
注意：
20
38
44
V
CC
1.此引脚是不是可在8引脚封装。
4
AT17C/LV002
2281D–12/01
