ADS5522
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SBAS320C - 2004年5月 - 修订2007年2月
SFDR
dBc的
当使用单端CMOS时钟输入驱动，
最好是连接CLKM （引脚11）到地用一个
0.01 μF的电容，而CLKP是交流耦合用
0.01 μF的电容器的时钟源，如图
图44 。
方波
正弦波或W AVE
(3 V
PP
)
CLKP
0.01
m
F
ADS5522
CLKM
0.01
m
F
100
95
90
85
80
SNR
dBFS的
75
SNR
70
65
60
35
40
45
50
55
60
65
SFDR
f
IN
= 20MHz的
图44.交流耦合，单端时钟输入
该ADS5522时钟输入，也可以驱动
差异，
减少
感受性
to
共模噪声。在这种情况下，最好是
连接这两个时钟输入端的差分输入
时钟信号，具有0.01 μF的电容器，如图
图45 。
0.01
m
F
微分方波
或正弦波
(3 V
PP
)
0.01
m
F
CLKM
CLKP
ADS5522
时钟占空比
%
图46. AC性能VS时钟占空比
源的带通滤波可以帮助产生
50％占空比的时钟，并减少抖动的效果。
当使用正弦时钟，时钟抖动进一步
提高作为振幅增大。在这
感，使用差分时钟允许使用的
不超过电源轨幅度较大
和绝对最大ADC时钟评级
输入。
图47
示的性能变化
该设备与输入时钟的幅度。有关详细
基于变压器或时钟方案
PECL电平的时钟，见ADS5522EVM用户
指南（ SLWU010 ） ，可以从下载
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图45.交流耦合，差分时钟输入
用于高输入频率采样，它是
推荐使用时钟源具有低抖动。
另外，内部ADC内核采用两边缘
时钟的转换过程。这意味着
即，理想情况下，一个占空比为50％ ，应提供。
图46
显示的性能变化
ADC与时钟占空比。
95
SFDR
dBc的
f
IN
= 70MHz时
90
85
80
SNR
dBFS的
75
SNR
70
65
60
0
0.5
1.0
1.5
2.0
2.5
3.0
差分时钟振幅
V
SFDR
图47. AC性能VS时钟振幅
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