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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
加电排序
是的时序要求处理器的启动给出
表10 。
注意，在上电期间，当在V
DDINT
动力
电源V后出现
DDEXT
，顺序的泄漏电流的
三态泄漏电流上拉，下拉，可以观察
任意引脚上，即使是只有一个输入（例如，复位
销），直到在V
DDINT
铁路已启动。
表10.上电顺序时序要求（处理器启动）
参数
时序要求
复位前低V
DDINT
/V
DDEXT
On
t
RSTVDD
t
IVDDEVDD
V
DDINT
之前V
DDEXT
1
t
CLKVDD
CLKIN有效V后
DDINT
/V
DDEXT
有效
t
CLKRST
CLKIN有效复位之前拉高
t
PLLRST
PLL控制设置前重新拉高
开关特性
磁芯复位无效后复位拉高
t
CORERST
1
民
0
–50
0
10
2
20
4096t
CK
+ 2 t
CCLK
3, 4
最大
单位
ns
ms
ms
μs
μs
+200
200
有效的V
DDINT
/V
DDEXT
假定供应完全倾斜到自己的1.2 V轨和3.3 V轨。电压斜坡率可从微秒变化到几百毫秒，
根据不同的电源子系统的设计。
2
假设一个稳定的CLKIN信号，满足晶体振荡器的最坏情况下的启动时间后。请参阅您的晶振制造商的数据手册启动时间。
如果使用的是XTAL引脚和内部振荡器电路结合外部晶振假设一个25毫秒最大振荡器起振时间。
3
适用后的上电顺序完成。随后的复位需要至少4个CLKIN周期为RESET保持低电平正确初始化和传播
默认状态时的所有I / O引脚。
4
4096周期数取决于吨
SRST
在特定网络阳离子
表12 。
如果设置时间没有得到满足时，1个额外CLKIN周期可以被添加到核心复位时间，导致4097个循环
最大。
RESET
t
RSTVDD
V
DDINT
t
IVDDEVDD
V
DDEXT
t
CLKVDD
CLKIN
t
CLKRST
CLK_CFG1–0
t
PLLRST
RESETOUT
t
CORERST
图6.上电顺序
启摹
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2011年3月
