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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
CLKIN和PLLM的产品必须不能超过F
VCO
（最大）在
表11
如果输入分频器被使能
（独点= 1）。
VCO的频率计算如下：
f
VCO
= 2 ×
PLLM
×
f
输入
f
CCLK
= (2 ×
PLLM
×
f
输入
) ÷ (2 ×
PLLN ）
其中：
f
VCO
= VCO输出
PLLM
=在PMCTL寄存器编程器值。
在复位时， PLLM值从选定的比得出
使用CLK_CFG销硬件。
PLLN
= 1， 2，4， 8基于关于编程的PLLD值
PMCTL寄存器。在复位过程中这个值是1 。
f
输入
=输入频率到PLL。
f
输入
= CLKIN当输入分频器被禁用或
f
输入
= CLKIN ÷ 2 ，当输入分频器启用
请注意，时钟周期是一个函数的定义
CLKIN和中所示的适当的比例控制
表9 。
所有
时序规格为ADSP- 2136x外设有
中所定义吨
PCLK
。参阅外围具体仲
可为每个外围设备的定时信息。
表9.时钟周期
定时
需求
t
CK
t
CCLK
t
PCLK
描述
CLKIN时钟周期
处理器内核时钟周期
外设时钟周期= 2 ×吨
CCLK
图5
示出了核心与外部振荡CLKIN的关系
荡器或晶体。阴影除法器/乘法器块表示
其中时钟的比率可以通过硬件或软件来设置
使用的电源管理控制寄存器（ PMCTL ） 。为
更多信息，请参阅
ADSP- 2136x SHARC处理器
硬件参考。
PLL
绕行
MUX
CLKIN
CLKIN
分频器
f
输入
环
滤波器
VCO
f
VCO
PLL
分频器
f
CCLK
CCLK
XTAL
BUF
PMCTL
（ INDIV ）
CLK_CFGx /
PMCTL （ 2 × PLLM ）
PMCTL
（ PLLD ）
PMCTL
（ PLLBP ）
DIVIDE
2
PCLK
f
VCO
÷（2 × PLLM ）
PMCTL （ CLKOUTEN ）
CLKOUT （测试用） *
管脚复用
RESETOUT
BUF
RESET
延迟
4096 CLKIN
周期
RESETOUT
CORERST
* CLKOUT （仅测试）频率相同为f
输入。
该信号没有指定，或支持任何设计。
图5.内核时钟和系统时钟关系到CLKIN
启摹
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2011年3月
