ADuC7036
表3. SPI主模式相模式= 0
参数
t
SL
t
SH
t
DAV
t
DOSU
t
DSU
t
DHD
t
DF
t
DR
t
SR
t
SF
1
2
描述
SCLK低电平脉冲宽度
1
SCLK高脉冲宽度
1
输出数据在SCLK下降沿有效
2
SCLK上升沿之前的数据输出设置
SCLK上升沿之前的数据输入建立时间
后SCLK边缘数据输入保持时间
2
数据输出下降时间
数据输出上升时间
SCLK上升时间
SCLK下降沿时间
民
典型值
（ SPIDIV + 1 ） ×吨
HCLK
（ SPIDIV + 1 ） ×吨
HCLK
0.5 t
SL
最大
(2 × t
UCLK
) + (2 × t
HCLK
)
0
3 × t
UCLK
3.5
3.5
3.5
3.5
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
HCLK
取决于在POWCON MMR的时钟分频器（CD）的比特。吨
HCLK
= t
UCLK
/2
CD
.
t
UCLK
= 48.8纳秒。它对应于从PLL时钟分频器之前的20.48 MHz的内部时钟。
SCLK
（极性= 0 ）
t
SH
t
SL
t
SR
t
SF
SCLK
（极性= 1 ）
t
DAV
t
DOSU
MOSI
最高位
t
DF
t
DR
BITS [ 6:1 ]
最低位
MISO
在MSB
BITS [ 6:1 ]
在LSB
07474-003
t
DSU
t
DHD
图3. SPI主模式时序相模式= 0
版本C |第11页共132
