AD9549
AC规格
f
S
= 1 GHz的，器R
SET
= 10 kΩ的，在DC规格部分，规定除非另有说明范围内的电源引脚。
表2中。
参数
参考输入
频率范围（正弦波）
频率范围（ CMOS ）
频率范围（ LVPECL ）
频率范围（ LVDS ）
最小回转率
最小脉冲宽度高
最小脉冲宽度低
FDBK_IN输入
输入频率范围
最小差分输入电平
最小回转率
系统时钟输入
系统时钟PLL旁路
输入频率范围
占空比
最小差分输入电平
系统时钟PLL使能
VCO频率范围，低频段
VCO频率范围，自动带
VCO频率范围，高频段
系统时钟PFD的最大输入速率
如果没有系统时钟PLL倍频
输入频率范围
乘范围
最小差分输入电平
随着系统时钟PLL倍频
输入频率范围
乘范围
输入占空比
最小差分输入电平
晶体谐振器与系统时钟使能PLL
晶体谐振器频率范围
最大的水晶串联电阻
时钟驱动器
HSTL输出驱动器
频带
占空比
上升时间/下降时间（ 20-80 ％ ）
抖动（ 12千赫到20兆赫）
用2 ×乘数HSTL输出驱动器
频带
占空比
上升时间/下降时间（20 ％80％ ）
次谐波杂散电平
抖动（ 12千赫到20兆赫）
民
10
0.008
0.008
0.008
0.04
620
620
10
225
40
400
典型值
最大
750
50
725
725
单位
兆赫
兆赫
兆赫
兆赫
V / ns的
ps
ps
40针， 41针
兆赫
mV的P-P
V / μs的
-12 dBm的50Ω ;必须是交流耦合
27针， 28针
250
45
632
700
810
900
1000
55
兆赫
%
mV的P-P
兆赫
兆赫
兆赫
兆赫
兆赫
2的整数倍，最大PFD速率和系统
时钟频率必须满足
0 dBm的50Ω
最大值Fi
OUT
为0.4 ×F
系统时钟
0 dBm的50Ω
当在该范围内，只使用低VCO频段
如果在范围内，使用VCO自动选择频段
当在该范围内，只使用高VCO频段
测试条件/评论
12脚， 13脚， 15脚和16脚
建议的最小压摆率： 40 V / μs的
LVDS必须是交流耦合;较低的频率势必五月
更高，这取决于去耦的大小
电容
810
900
1000
200
200
66
11
4
632
6
8
50
632
10
mV的P-P
100
132
兆赫
%
mV的P-P
50
100
兆赫
8的整数倍
从50％的占空比偏离可能有不利影响
杂散性能。
0 dBm的50Ω
AT切割，基模谐振器
见
系统时钟输入量
部分建议
20
48
115
1.0
725
52
165
兆赫
%
ps
ps
SEE
图12
最大触发率
100 Ω终端跨OUT / OUTB ， 2 pF负载
f
IN
= 19.44兆赫，女
OUT
= 155.52兆赫。 50 MHz系统
时钟输入端（见
科幻gure 3
to
图11
为测试条件）
400
45
115
35
1.1
725
55
165
兆赫
%
ps
dBc的
ps
100 Ω终端跨OUT / OUTB ， 2 pF负载
无修正
f
IN
= 19.44兆赫，女
OUT
= 622.08兆赫， 50兆赫系统
时钟输入端（见
科幻gure 3
to
图11
为测试条件）
修订版D |第76 6
