AD9516-5
同步操作带来的，但没有排除所有输出（通过
的非同步位）设置为预设条件使输出对前
开始打卡同步。预设条件考虑到
帐户设置每个通道的起始高位和中
相位偏移。这些设置管理的每一个都静止状态
当同步操作正在发生的输出和状态以及
输出的相对相位，当他们开始后再次计时
的同步操作的完成。输出之间和之后
同步，这允许相位偏移的设定。
该
AD9516
输出是成对出现的，分享每一个通道分频器
对（两对对，四个输出的，在CMOS的情况下） 。该
同步条件适用于一对的两个输出端。
每个信道（一个分频器和它的输出端） ，可以排除在
任何同步操作通过设定信道的非同步位。
被设置为忽略SYNC （不包括通道）做渠道
没有设置其输出的静态同步操作过程中，他们的
输出不与那些nonexcluded的同步
通道。
出于这个原因， LVPECL输出有几个掉电
模式。这包括持续安全的断电模式
而断电保护输出设备，虽然它
比消耗的总功率下降较为权力。如果
LVPECL的输出管脚被终止，这是最好的选择
安全掉电模式。如果引脚没有连接（未使用）
可以接受的是使用的总功率下降模式。
LVDS / CMOS输出， OUT6到OUT9
OUT6到OUT9可以被配置为一个LVDS差分
输出或作为对CMOS单端输出。该LVDS
输出允许从 1.75毫安到 7毫安可选择的输出电流。
3.5mA
OUT
OUT
时钟输出
该
AD9516
提供三种输出电平的选择： LVPECL ， LVDS ，
和CMOS 。 OUT0到OUT5被LVPECL差分输出;
和OUT6到OUT9为LVDS / CMOS输出。这些输出
可以被配置为LVDS差分或作为对
单端CMOS输出。
3.5mA
图48. LVDS输出，简化等效电路
3.5毫安典型电流源
LVPECL输出， OUT0至OUT5
LVPECL的差分电压（VOD）是从400毫伏可选
到960毫伏（参见寄存器0x0F0 [3：2 ]至寄存器0x0F5 [3：2 ]）。该
LVPECL输出有专用引脚供电
（ VS_LVPECL ） ，允许单独的电源来使用。
V
S_LVPECL
范围可以从2.5 V至3.3 V.
3.3V
LVDS的输出极性可以被设定为同相或反相，
这允许对输出的相对极性的调整
在无需电路板布局变化的应用程序。每
LVDS输出可断电，如果不是必要的，以节省电力。
OUT6到OUT9也可以是CMOS输出。每个LVDS输出可
被构造为两个CMOS输出。这提供了到
8 CMOS输出： OUT6A ， OUT6B ， OUT7A ， OUT7B ，
OUT8A ， OUT8B ， OUT9A和OUT9B 。当输出是
配置为CMOS ，该CMOS输出A会自动打开
上。该CMOS输出B可被打开或关闭独立。
的CMOS输出的相对极性，也可以选择用于
反相和同相的任何组合。请参阅表52 ：
注册量0x140 [7 ： 5 ] ，注册0x141 [7 ： 5 ] ，注册0x142 [7 ： 5 ] ，并
寄存器0x143 [7： 4] 。
每个LVDS / CMOS输出可以关断，可以根据需要，向
节省电力。 CMOS输出功率下被控制
相同的位，用于控制该输出LVDS的掉电。
这个断电控制会同时影响CMOS输出A和
CMOS输出B.但是，当CMOS输出A被加电时，
CMOS输出B输出可以打开或关闭的分别。
V
S
OUT
OUT
GND
图47. LVPECL输出，简化等效电路
LVPECL的输出极性可以被设定为同相或
倒相，这允许相对的调整
一个应用程序内的极性的输出，而不需要
电路板布局的变化。每个LVPECL的输出可以驱动
向下或电需要。由于该体系结构的
LVPECL的输出级，有电的可能性
过分强调并在一定掉电条件击穿。
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OUT1/
OUT1
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图49. CMOS等效输出电路
版本A |第42页76
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