茂矽
功能说明
该V53C8129H是CMOS动态RAM opti-
得到优化的高数据带宽，低功耗应用
系统蒸发散。它在功能上类似于传统的
动态RAM 。该V53C8129H读取和写入
数据由复用的17位地址转换成一个8位的
行和一个9位的列地址。行地址
由行地址选通（RAS）的锁存。该
列地址“流经”内部地址
缓冲液和由列地址选通锁存
（ CAS ） 。由于访问时间主要取决于
上的有效列地址，而不是精确的
中科院边缘发生时，从延迟时间时间
RAS到CAS对访问时间的影响不大。
V53C8129H
刷新周期
要保留的数据， 512刷新周期需要
在每8毫秒的周期。有两种方法来刷新
内存：
1.计时每512行地址（A
0
至A
8
）与RAS至少每8毫秒。
任何读，写，读 - 修改 - 写或RAS-
只有周期刷新寻址的行。
2.使用CAS先于RAS的刷新周期。如果CAS
使得从低到高到低后过渡
前一周期和RAS下降之前， CAS-
前-RAS
刷新
is
激活。
该
V53C8129H使用一个内部的9位的输出
计数器为行地址和会忽的源
诺雷外部地址输入。
CAS先于RAS的是一个“刷新- only”模式和无
数据访问或设备的选择是允许的。因此，
在赛扬期间的输出保持在高阻状态
CLE 。一个CAS先于RAS计数器测试模式provid-
编辑，以确保内部的可靠运行
刷新计数器。
存储周期
内存循环是通过将RAS低启动。
任何存储周期，一旦开始，一定不能最终
ED或最小吨前中止
RAS
时间已经EX-
pired 。这可确保器件正常工作和
数据的完整性。一个新的周期不能开始，直到
最小预充电时间t
RP
/t
CP
是否已经过去。
读周期
一个读周期是通过保持执行写
使能（ WE）信号高一个RAS中/ CAS操作
化。列地址必须保持一个迷你
妈妈用t指定
AR
。数据输出成为唯一有效的
当T
OAC
, t
RAC
, t
CAA
和T
CAC
都是satisifed 。如
结果是，存取时间是依赖于定时
这些参数之间的关系。对于应试
的PLE ，存取时间为t不限
CAA
当T
RAC
,
t
CAC
和T
OAC
都不满意。
扩展数据输出页面模式
该V53C8129H提供了一个行内的快速访问。
不同于普通的快页模式DRAM中，
V53C8129H输出保持积极和有效的，即使
经过CAS变高，它会留有效期为5ns的自动对焦
之三CAS改变低。该功能允许
V53C8129H到CAS周期比普通网页速度更快
由于周期时间模式的DRAM是短数据
访问时间。
该输出在后的THz时禁用
RAS和CAS高。太赫兹时被引用
从RAS或CAS的为准上升沿
最后。此外，高上的OE输入和激活的
写周期也将禁止输出。
下列公式可用于计算
最大数据速率：
256
数据速率
= ----------------------------------------
t
RC
+
255
×
t
PC
写周期
写周期是由我们采取和执行
一个RAS操作过程CAS低。列AD-
礼服是由中科院锁定。写周期可以
我们控制或根据CAS控制
无论我们或CAS后下降。因此，该
输入数据必须是有效的或下降沿之前
WE或CAS的，以先到为准最后。在CAS-
控制的写周期中，当所述前缘
我们之前CAS低跳变时， I / O时
数据引脚将在高阻状态开始
的写入功能。结束与RAS或写
中科院将保持在高阻态输出。
在我们控制的写周期， OE一定要在
高态，t
OED
必须得到满足。
V53C8129H 1.3修订版1997年7月
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