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时钟
22.1
时钟在PCI主机模式
当MPC8323E配置为PCI主机装置（ RCWH [ PCIHOST ] = 1） ， CLKIN是其主
输入时钟。 CLKIN馈送PCI时钟分频器（ ÷ 2）和PCI_SYNC_OUT和PCI_CLK_OUT
多路复用器。该CFG_CLKIN_DIV配置输入选择CLKIN或CLKIN / 2是否被驱动
列于PCI_SYNC_OUT信号。
PCI_SYNC_OUT被外部连接PCI_SYNC_IN允许内部时钟子系统
同步到系统上的PCI时钟。 PCI_SYNC_OUT必须正确连接到PCI_SYNC_IN ，
以相等的延迟来对系统中所有PCI代理设备。
22.1.1
PCI时钟输出（ PCI_CLK_OUT [ 0 ： 2 ] ）
当MPC8323E配置为PCI主机，它提供了三个独立的时钟输出信号，
PCI_CLK_OUT [0： 2]，对外部PCI 。
当设备复位后， PCI时钟输出被禁止，并积极推动以稳定
低状态。每个单独的时钟输出可以被启用（enable时钟的肘），通过设置其
相应的OCCR [ PCICOEn ]位。所有的输出时钟的相位彼此对准。
22.2
时钟在PCI代理模式
当MPC8323E配置为PCI代理设备， PCI_CLK是主要的输入时钟。在代理
模式下， CLKIN信号应连接到GND，时钟输出信号， PCI_CLK_OUTn和
PCI_SYNC_OUT ，不被使用。
22.3
系统时钟域
如图
图43 ，
主时钟输入（频率）乘以由系统锁相
环（PLL ）和时钟单元创建三个主要时钟域：
相干系统总线时钟（ csb_clk ）
在QUICC引擎时钟（ ce_clk ）
对于DDR控制器的内部时钟（ ddr_clk ）
本地总线控制器的内部时钟（ lb_clk ）
该
csb_clk
频率是从一组复杂的因素，可以被简化成下面的衍生
公式：
csb_clk
= [ PCI_SYNC_IN ×（1+ CFG_CLKIN_DIV ） ] × SPMF
在PCI主模式， PCI_SYNC_IN ×（1+ CFG_CLKIN_DIV ）是CLKIN的频率。
该
csb_clk
作为时钟输入到e300c2芯。核心内的第二个PLL倍频了
csb_clk
频率来创建用于芯（ core_clk ）的内部时钟。该系统与核心PLL乘法器
由SPMF和COREPLL领域中的复位配置字低（ RCWL ），这是选择
在上电复位或通过硬编码的复位选项之一加载。请参阅“复位配置”一节
在
MPC8323E的PowerQUICC II Pro的通信处理器参考手册
了解更多
信息。
MPC8323E的PowerQUICC II Pro的集成通信处理器系列硬件规格，第4版
飞思卡尔半导体公司
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