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封装和引脚房源
表55. MPC8323E PBGA引脚上市（续）
信号
V
DD
封装引脚数
K10, K11, K12, K13, K14, K15,
K16 ， K17 ， L10 ， L17 ， M10 ， M17 ，
N10 ， N17 ，P10， P17 ，R10， R17，
T10 ， T17 ， U10 ， U11 ， U12 ， U13 ，
U14, U15, U16, U17
B23 ， E7 ， E11 ， E13 ， E17 ， E21 ，
F11 ， F13， F17 ， F21 ， F23 ，G5
H22 ，K5 ，K6， L11， L12， L13 ，
L14 ， L15 ， L16 ， L21 ， M11 ， M12 ，
M13 ， M14 ， M15 ， M16 ， N6 ， N11 ，
N12 ， N13 ， N14 ， N15 ， N16 ，P5
P11, P12, P13, P14, P15, P16,
P21 ，R11，R12 ，R13， R14，R15，
R 16 ，R 22， T6， T11，T12 ，T13，
T14 ，T15 ， T16 ， U5 ，U21， V23 ，
W5 ， W6 ， W21 ， W23 ， W24 ， Y22 ，
AA5 ， AA6 ， AA22 ， AA25 ， AB7 ，
AB13 ， AB19 ， AB22 ， AC10 ，
AC12 ， AC16 ， AC20
无连接
NC
C22
—
—
—
PIN TYPE
V
DD
动力
供应
—
笔记
—
V
SS
V
SS
—
—
注意事项：
1.该引脚为漏极开路信号。弱上拉电阻（ 1 kΩ的）应放置在该引脚为OV
DD
.
2.该引脚为漏极开路信号。弱上拉电阻（ 2-10千欧）应放置在该引脚为OV
DD
.
复位期间3.该输出被积极地复位期间驱动，而不是三态。
4.这些JTAG和局部总线引脚具有内部弱上拉P- FET的是始终启用。
5.该引脚应该有一个弱上拉，如果芯片的PCI主机模式。按照PCI规范的建议。
6.该引脚必须始终连接到GND 。 7，本引脚有内部下拉N沟道场效应管弱，就是始终enabled.8.Though该引脚
有内部弱上拉了没有，建议采用一个外部上拉电阻。
MPC8323E的PowerQUICC II Pro的集成通信处理器系列硬件规格，第4版
飞思卡尔半导体公司
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