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DDR1和DDR2 SDRAM
表19. DDR1和DDR2 SDRAM输出AC时序规范（续）
在以D推荐工作条件
n_GV
DD
（1.8或2.5伏） ±5％。
参数
MDQ / MDM输出设置相对于MDQS
266兆赫
200兆赫
MDQ / MDM相对于MDQS输出保持
266兆赫
200兆赫
MDQS序言开始
MDQS尾声结束
符号
1
t
DDKHDS ，
t
DDKLDS
民
最大
单位
ns
笔记
5
0.9
1.0
t
DDKHDX ，
t
DDKLDX
1100
1200
t
DDKHMP
t
DDKHME
–0.5
×
t
MCK
– 0.6
–0.6
—
—
ps
—
—
–0.5
×
t
MCK
+ 0.6
0.6
ns
ns
6
6
5
注意事项：
1.用于定时规范的符号跟着T的模式
（功能块的头两个字母）（信号）（状态）（参照）（状态）的
为
输入和T
（功能块的头两个字母）（参考）（状态）（信号）（状态）的
用于输出。输出保持时间可以理解为DDR时序
（ DD），从参考时钟（ KH或KL） ，直到输出去无效（AX或DX ）的上升沿或下降沿。例如，
t
DDKHAS
象征的DDR定时（DD ），用于在时间t
MCK
内存时钟基准（K ）变为由高（H ）状态，直到输出
（ A）是设置（ S）或输出有效时间。此外，T
DDKLDX
象征的DDR定时（DD ），用于在时间t
MCK
内存时钟参考
（K）变低（L ），直到数据输出端（D）是无效的（X）或数据输出的保持时间。
2.所有MCK / MCK的参考测量值被从两个信号的交叉制成± 0.1V。
3. ADDR / CMD包括除MCK / MCK ， MCS和MDQ / MDM / MDQS所有DDR SDRAM输出信号。对于ADDR / CMD
建立和保持规范，它假定该时钟控制寄存器设置由1/2调整存储器时钟施加
周期。
4.注意吨
DDKHMH
以下附注1所述，例如，T符号约定
DDKHMH
介绍了DDR时序（ DD ）
从MCK （ n）的时钟（ KH ） ，直到MDQS信号的上升沿有效（ MH ） 。吨
DDKHMH
可以通过控制进行修改
在TIMING_CFG_2寄存器中的DQSS改写位。这通常被设置为相同的延迟为，在所述时钟调整
CLK_CNTL寄存器。表中所列的定时参数假定这两个参数被设置为相同的
调节值。见
MPC8323E的PowerQUICC II Pro的集成通信处理器的参考手册
一
描述和利用这些位的启用时间修改的理解。
5.测定由数据选通（ MDQS ）和数据的任何对应的位（ MDQ ） ，或数据之间的最大可能的歪斜
面膜（ MDM ） 。数据选通信应的数据眼的内部，在微处理器的管脚为中心。
6.所有的输出都参考MCK （n）的在微处理器的管脚的上升沿。需要注意的是吨
DDKHMP
跟随
符号约定附注1所述。
MPC8323E的PowerQUICC II Pro的集成通信处理器系列硬件规格，第4版
飞思卡尔半导体公司
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