AD9912
系统时钟输入量
功能说明
外部时基连接到AD9912的系统时钟
引脚产生内部高速系统时钟（F
S
).
该系统时钟输入可以在以下任一操作
三种模式：
需要注意的是，虽然这些晶体满足上述条件
根据他们的数据表， ADI公司，不
保证其操作与AD9912 ，也没有模拟
设备认可晶体在另一个供应商之一。
当系统时钟PLL倍频路径被禁用时， AD9912
必须用高频信号源被驱动（250 MHz至
1千兆赫） 。因此施加到SYSCLK输入引脚上的信号变为
内部DAC采样时钟（F
S
）通过相应的后
内部缓冲器。
要注意，旁路系统时钟时，它是重要的
PLL的LOOP_FILTER引脚（引脚31 ）应该被拉低到
模拟地与一个1 kΩ电阻。
系统时钟PLL旁路
系统时钟PLL使能输入信号的外部产生
晶体谐振器与系统时钟使能PLL
系统时钟发生器的功能框图中示出
图44 。
该系统时钟PLL倍频路径由一个逻辑0 （默认值）启用
在PD系统时钟PLL位（寄存器0×0010 ，第4位）的I / O
寄存器映射。该系统时钟PLL倍频可以从驱动
SYSCLK的输入引脚1的两种方法，根据不同的
逻辑电平施加到1.8伏的CMOS CLKMODESEL销。
当CLKMODESEL = 0时，晶体可以直接连接
整个系统时钟引脚。当CLKMODESEL = 1，则
保持放大器被禁用，并且外部频率源
（例如振荡器或信号发生器）可以连接
直接到系统时钟输入引脚。需要注意的是CLKMODESEL = 1
不会禁用系统时钟PLL 。
在AD9912系统时钟引脚保持放大器意
25兆赫， 3.2毫米×2.5毫米切口基本模式晶体
用100 Ω ，最大动态电阻。以下
晶体，按字母顺序排列，满足这些标准（截至
本数据手册的修订日期） ：
系统时钟PLL倍频
该系统时钟PLL倍频路径提供了可选的系统时钟
PLL倍频器。该模块自带的系统时钟PLL之前
乘法器和用作倍频器通过产生一个脉冲
对SYSCLK的输入信号的每一个边缘。该系统时钟PLL
乘法器锁到该再生信号的下降沿。
的动力在所述输入端的倍频
系统时钟PLL倍频是，在整个阶段的改进
可实现的噪声性能。的主要缺点是
该倍频器的输出是不是一个矩形脉冲具有恒定
占空比甚至对于一个完全对称的SYSCLK输入信号。
这导致了次谐波出现在同一频率
为SYSCLK的输入信号，并将该次谐波的幅值
可以是相当大的。当采用倍频，必须注意
为确保SYSCLK的PLL的环路带宽
乘数充分抑制谐波。
由倍频器所提供的好处依赖于规模
SYSCLK的PLL的分谐波，在环路带宽的
的乘数，并且整体相位噪声要求的
特定的应用程序。在许多应用中， AD9912时钟
输出被施加到另一个锁相环的输入，并且subhar-
单胞菌经常通过的相对窄的带宽抑制
下游PLL 。
注意，一般地，系统时钟的PLL倍频器的好处是
实现了25兆赫或以上的SYSCLK输入频率。
AVX /京瓷CX3225SB
ECS ECX -32
爱普生/ Toyocom公司TSX - 3225
福克斯FX3225BS
NDK NX3225SA
PD系统时钟PLL
（ I / O寄存器位）
双极边缘检测器
（ I / O寄存器位）
系统时钟PLL旁路
2
2
1
系统时钟
PLL
启用
2
1
0
0
1
双极
EDGE
探测器
06763-036
系统时钟
SYSCLKB
2
1
0
采用外置光驱
2
系统时钟
PLL
倍增器
2
1
0
2
0 2
DAC
样品
时钟
水晶
谐振器
CLKMODESEL
LOOP_FILTER
图44.系统时钟发生器框图
修订版F |第20页40
