ADuC836
参数
外部数据存储器写周期
t
WLWH
WR
脉宽
t
AVLL
ALE低后地址有效
t
LLAX
地址保持ALE低后
t
LLWL
ALE低
WR
低
t
AVWL
地址有效到
WR
低
t
QVWX
数据有效到
WR
过渡
t
QVWH
数据设置前
WR
t
WHQX
数据和地址保持后
WR
t
WHLH
WR
高到ALE高
12.58 MHz的Core_Clk
民
最大
377
39
44
188
188
29
406
29
39
民
可变Core_Clk
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
288
119
6t
CORE
– 100
t
CORE
– 40
t
CORE
– 35
3t
CORE
– 50
4t
CORE
– 130
t
CORE
– 50
7t
CORE
– 150
t
CORE
– 50
t
CORE
– 40
3t
CORE
+ 50
t
CORE
+ 40
core_clk
ALE （ O）
t
WHLH
PSEN
(O)
t
LLWL
WR
(O)
t
WLWH
t
AVWL
t
AVLL
端口0 （ O）
t
LLAX
t
QVWX
t
QVWH
数据
t
WHQX
A0–A7
端口2（ O）
A16–A23
A8–A15
图73.外部数据存储器写周期
REV 。一
–73–
