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数据表
从串行接口
复对D-引脚[19 ： 2 ]用于从串行
接口有： EXT / INT ， INVSCLK ， SDIN ， SDOUT ，
SDCLK和RDERROR 。
AD7951
同时采样可以通过使用一个共同的CNVST
信号。注意， SDIN输入锁存于相对的边缘
的SDCLK用于移出上SDOUT数据（ SDCLK下降
沿时INVSCLK =低） 。因此， MSB的
上行转换器如下下游的LSB
转换器上的下一个SDCLK周期。在这种模式下， 40MHz的
SDCLK率不能因为SDIN用于SDCLK建立
时间t
33
，小于指定的最小时间。 （ SDCLK到
SDOUT延迟，T
32
是相同的所有转换器时
同时采样） 。对于正确的操作，在SDCLK边缘
锁存SDIN （或frac12 ;期SDCLK的）必须是：
t
1 / 2
SDCLK
½
t
32
t
33
外部时钟（ SER / PAR =高电平， EXT / INT =高）
设置EXT / INT =高时， AD7951接受的
外部提供的SDCLK引脚串行数据时钟。在这
模式中，若干种方法可用于读取的数据。该
外部串行时钟由CS选通。当CS和RD均
低时，数据可以在每个转换后或读取
下面的转换。时钟可以是正常或高
通常较低时无效。具体的时序图，请参阅
图42和图43 。
而AD7951在执行位决定，重要的是
这可避免在数字输入/输出管脚的电压瞬变，
或可能发生的转换结果退化。这是
在过去的450纳秒的转换尤为重要
相因为AD7951提供了纠错电路
，可以纠正一个错误位判过程中做出
转换阶段的第一部分。出于这个原因，它是中建议
谁料所提供的任何外部时钟是不连续
时钟转换BUSY为低电平，或者更重要时，才
它不会在过去的450纳秒繁忙的过渡。
或最大SDCLK频率必须为：
1
f
SDCLK
½
2(
t
32
t
33
)
如果不使用菊花链功能，在SDIN输入应
始终连接到高电平或低电平。
忙
OUT
忙
忙
AD7951
#2
（上行）
RDC / SDIN
SDOUT
CNVST
CS
SCLK
在SCLK
CS里
在CNVST
AD7951
#1
（下游）
RDC / SDIN
SDOUT
CNVST
CS
SCLK
数据
OUT
外部不连续时钟数据读取后
转变
虽然最大吞吐量不能使用可以实现
这种模式下，这是最值得推荐的串行从模式。
图42示出了详细的时序图，用于该方法。
在转换完成后，由BUSY返回低电平表示，
转换结果被读取，同时CS和RD为低。
数据被移出MSB先用14个时钟脉冲，并根据
在SDCLK频率，可以在上升沿和有效
在时钟的边缘。
这种方法的一个优点是，转换性能是
没有劣化，因为有对数字无电压瞬变
在转换过程中的界面。另一优点是
在任何速度下，以读取所述数据，以40兆赫的能力而
既支持慢速数字主机接口，并以最快的
串行读。
图41.两个AD7951器件的菊花链配置
外部时钟数据读取在先前的转换
图43示出了详细的时序图，用于该方法。
在转化，而CS和RD为低，其结果
前一次转换都可以阅读。该数据被移出，
MSB在前，与14个时钟脉冲，并根据不同的SDCLK
频率，可以有效对两者的上升沿和下降沿
时钟。的14位数据之前的电流来读
转换完成;否则， RDERROR变为高电平
并且可以用来中断主机接口，以防止
不完整的数据读取。
以减少性能的下降，由于数字活性，快速
建议至少为40兆赫的不连续的时钟，以确保
即在第一特区的一半读取所有的位
转换阶段。
菊花链特征，不应在这种模式下，因为所用
在特区下半年出现数字活动
转换阶段，有可能导致性能下降。
菊花链功能
此外，在转换后读取的模式中， AD7951提供了一个
级联多个转换器以及菊花链功能
利用串行数据输入管脚， SDIN 。此功能是有用的
减少器件数量和线路连接时，
需要的话，例如，在隔离式多应用。
参见图42为时序的详细信息。
这两种设备的并置的一个例子示于
图41 。
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