的Stratix II体系结构
datae1
和
dataf1
被利用时，输出驱动器来
register1
和/或旁路
register1
和驱动器的互连使用
底部设置输出驱动器。在Quartus II编译器自动
选择输入到LUT 。对于寄存器异步加载数据
来自
datae
or
dataf
在ALM的输入。的ALM正常
模式支持寄存器的包装。
图2-9 。 6输入功能的正常模式
注意事项（1 ） ， （ 2 ）
dataf0
datae0
数据A
数据B
DATAC
datad
datae1
dataf1
(2)
一般或
本地路由
6-Input
LUT
D
Q
一般或
本地路由
reg0
D
Q
一般或
本地路由
这些输入可用于寄存器打包。
reg1
注释
图2-9 ：
(1)
(2)
If
datae1
和
dataf1
被用作输入来的六个输入功能，然后
datae0
和
dataf0
可用于寄存器填料。
该
dataf1
输入可用于寄存器封装仅当六输入功能是
未注册。
扩展LUT模式
扩展的LUT模式被用来实现一组特定的
7输入功能。该组必须是一个2至1多路转换器由两个馈送
任意5输入功能共享四个输入。
图2-10
显示
支持7路输入功能的模板使用扩展LUT
模式。在此模式中，如果7输入功能被取消注册，则
未使用的第八个输入可用于寄存器打包。
配合到在所示的模板函数
图2-10
自然发生
在外观设计方面。这些功能经常出现在设计中的“的if-else ”语句
在Verilog HDL或VHDL代码。
Altera公司。
2007年5月
2–13
的Stratix II器件手册，卷1
