AD9776A/AD9778A/AD9779A
该DATACLKDIV只影响DATACLK输出频率，
数据采样时钟而不是频率。为了保持
f
DATACLK
频率仍然是采样输入数据
与预期的数据速率相一致， DATACLKDIV应
被设置为00 。
表27. DACCLK到DATACLK分频值
变量
IF
ZS
SP
DATACLKDIV
价值
内插因子（1， 2，4，
或8）的
1 ，如果零填充物被禁用
2 ，如果零馅启用
0.5 ，如果单端口启用
1 ，如果选择了双端口
1，2，或4个
地址
寄存器位
0x01
[7:6]
0x01
0x02
0x03
[0]
[6]
[5:4]
数据
SYNC_I
t
H_SYNC
t
S_SYNC
REFCLK
t
SREFCLK
图84.输入数据端口时序，数据引用到REFCLK ，女
DACCLK
= f
REFCLK
输入数据参考REFCLK
在一些系统中，它可以是使用REFCLK更方便
输入比作为输入数据的定时DATACLK输出
参考。如果DACCLK的频率等于频率
输入的数据（无内插），则与数据
对于REFCLK ±时序规格表28适用
直接没有进一步的考虑。如果频率
DACCLK大于输入数据的频率，一个
分频器用于产生DATACLK输出（和
内部数据采样时钟）。该分频器产生的相位
REFCLK和DATACLK之间的模糊，这导致
不确定度在采样时间。要建立固定的设置，
保存该数据接口的时候，这种相位模糊，必须是
消除了。
为了消除相位模糊，所述SYNC_I输入引脚（引脚13
和引脚14 ）必须被用来迫使上被采样的数据
具体REFCLK边缘。 REFCLK之间的关系，
SYNC_I ，并且输入数据被显示在图84和图85 。
因此，无论是SYNC_I和数据必须满足的定时
表28进行可靠的数据传输到该设备。
请注意，即使在建立和保持SYNC_I的倍
相对于REFCLK的SYNC_I输入进行采样的
内部DACCLK率。在PLL被采用的情况下，
SYNC_I必须置为满足建立时间相对于
REFCLK （T
S_SYNC
），但不能先于前面的断言
内部SYNC_I采样时钟的上升沿。换句话说，
该SYNC_I断言边缘必须放置其连续之间
养出的复制在DACCLK率，而不是Windows
REFCLK率。对于主张SYNC_I的有效窗口
图85为其中在PLL提供的情况下灰色阴影
DACCLK频率的四倍的REFCLK频率。
因此，最小设定时间为t
S_SYNC
和最大
建立时间为t
DACCLK
t
H_SYNC
.
t
DACCLK
SYNC_I
t
H_SYNC
t
S_SYNC
REFCLK
DACCLK
t
SREFCLK
数据
图85.输入数据端口时序，数据引用到REFCLK ，
f
DACCLK
= f
REFCLK
× 4
同步电路的更多细节被发现在
本数据手册的器件同步部分。
表28.数据时序规范与温度的关系
时序参数
对于数据REFCLK ±
温度
40°C
+25°C
+85°C
-40 ° C至+ 85°C
40°C
+25°C
+85°C
-40 ° C至+ 85°C
40°C
+25°C
+85°C
-40 ° C至+ 85°C
闵吨
S
（纳秒）
0.80
1.00
1.10
0.80
2.50
2.70
3.00
3.00
0.30
0.25
0.15
0.30
PLL禁用
闵吨
H
（ NS ）闽赣州（ NS ）
3.35
2.55
3.50
2.50
3.80
2.70
3.80
3.00
0.05
2.45
0.20
2.50
0.40
2.60
0.05
2.95
0.65
0.95
0.75
1.00
0.90
1.05
0.90
1.20
闵吨
S
（纳秒）
0.83
1.06
1.19
0.83
2.50
2.70
3.00
3.00
0.27
0.19
0.06
0.27
启用PLL
闵吨
H
（ NS ）闽赣州（ NS ）
3.87
2.99
4.04
2.98
4.37
3.16
4.37
3.54
0.05
2.45
0.20
2.50
0.40
2.60
0.05
2.95
1.17
1.39
1.29
1.48
1.47
1.51
1.47
1.74
相对于DATACLK数据
SYNC_I ±到REFCLK ±
版本B |第47页56
06452-310
t
HREFCLK
06452-309
t
HREFCLK
