2–12
第2章： MAX V架构
逻辑元件
进选链的速度优势是并行预计算的
进位链。因为实验室的进位选择预先计算的进位链，不是每一个
LE是在关键路径。仅LAB搬入之间的传播延迟
代（ LE5和
LE10)
现在关键路径的一部分。此功能允许
MAX V架构实现高速计数器，加法器，乘法器，奇偶校验
函数和任意宽度的比较器。
图2-9
示出了进位选择电路在一个LAB为一个10位全加器。一
LUT的部分产生两个比特的使用输入信号和所述总和
适当的进位位;的总和被路由到LE的输出。该寄存器可
绕过简单的加法器，或用于蓄能器的功能。的另一部分
LUT产生进位输出位。一个LAB-宽进位位选择其中链用于
加入给定的输入。进位信号的每个链，
carry-in0
or
carry-in1,
选择搬出来发扬的进位信号
下一较高序位。最后的进位输出信号被路由到一个LE ，在那里它被馈送到
地方，行或列中互连。
图2-9 。进位选择链
LAB送修
A1
B1
A2
B2
0
LE0
1
Sum1
LAB送修
Carry-In0
Carry-In1
LE1
Sum2
LUT
data1
data2
SUM
LUT
A3
B3
A4
B4
LE2
Sum3
LE3
Sum4
LUT
A5
B5
LE4
Sum5
LUT
0
A6
B6
A7
B7
A8
B8
A9
B9
A10
B10
LE5
1
Sum6
Carry-Out0
Carry-Out1
LE6
Sum7
LE7
Sum8
LE8
Sum9
LE9
Sum10
相邻LAB顶部
LAB进位
MAX V器件手册
2010年12月
Altera公司。
