第2章： MAX V架构
逻辑阵列模块
2–7
随着LAB-宽
addnsub
控制信号，一个LE可以实现一个1位加法器
和减法。这个信号LE节省资源，提高逻辑性能
功能，如相关器和乘法器签署此外之间交替
和减法取决于数据。
劳顾列时钟
[3..0],
通过全局时钟网络，和LAB局部驱动
互连产生的LAB范围的控制信号。多轨互联
结构，推动了对非全局控制信号产生的LAB局部互连。
多轨互连固有的低偏移允许时钟和控制信号
分布除了数据信号。
图2-5
显示LAB控制信号
生成电路。
图2-5 。 LAB范围的控制信号
专用
LAB列
钟
当地
互联
当地
互联
4
当地
互联
当地
互联
当地
互联
当地
互联
labclk1
labclkena1
labclkena2
SYNCLOAD
labclr2
addnsub
labclk2
asyncload
或labpre
labclr1
SYNCLR
2010年12月
Altera公司。
MAX V器件手册
