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ACT 2系列FPGA
A1280A时序特性（续）
表2-19
A1280A最差情况下的商业条件， VCC = 4.75 V ，T
J
= 70°C
I / O模块输入传输延迟
参数/说明
t
INYH
t
INYL
t
INGH
t
INGL
t
IRD1
t
IRD2
t
IRD3
t
IRD4
t
IRD8
t
长实
t
CKL
t
威尔斯亲王医院
t
PWL
t
CKSW
t
SUEXT
t
HEXT
t
P
f
最大
垫为Y高
垫为Y低
G以y高
G以低
-2速度
分钟。
马克斯。
2.9
2.7
5.0
4.8
速度-1
分钟。
马克斯。
3.3
3.0
5.7
5.4
标准。速度
分钟。
马克斯。
3.8
3.5
6.6
6.3
ns
ns
ns
ns
单位
输入模块预测的输入路由延迟
*
FO = 1路由延迟
FO = 2路由延迟
FO = 3路由延迟
FO = 4路由延迟
FO = 8路由延迟
4.6
5.2
5.6
6.5
9.4
5.1
5.9
6.3
7.3
10.5
6.0
6.9
7.4
8.6
12.4
ns
ns
ns
ns
ns
全局时钟网络
输入从低到高
FO = 32
FO = 256
输入前高后低
FO = 32
FO = 256
最小脉冲宽度高
FO = 32
FO = 256
最小脉冲宽度低
FO = 32
FO = 256
最大倾斜
FO = 32
FO = 256
输入锁存外部设置
FO = 32
FO = 256
输入锁存外部保持
FO = 32
FO = 256
最小周期
FO = 32
FO = 256
最大频率
FO = 32
FO = 256
0.0
0.0
7.0
11.2
9.6
10.6
105.0
95.0
5.0
5.8
5.0
5.8
0.5
2.5
0.0
0.0
7.0
11.2
11.2
12.6
90.0
80.0
10.2
13.1
10.2
13.3
5.5
6.4
5.5
6.4
0.5
2.5
0.0
0.0
7.0
11.2
13.3
15.3
75.0
65.0
ns
ns
ns
11.0
14.6
11.0
14.9
6.6
7.6
6.6
7.6
0.5
2.5
ns
ns
ns
12.8
17.2
12.8
17.5
ns
ns
ns
注意：
*这些参数应被用于估计装置的性能。优化技术可以进一步
由0至4纳秒减少延误。路由延迟对于典型设计跨最差工作条件。后
路径时序分析或模拟需要确定实际的最坏情况下的性能。布线后时序
基于在装运之前在设备上执行实际的路由延迟的测量。
A1280A时序特性（续）
修订8
2- 19
