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ACT 2系列FPGA
A1240A时序特性
表2-15
A1240A最差情况下的商业条件， VCC = 4.75 V ，T
J
= 70°C
逻辑模块传输延时
1
参数/说明
t
PD1
t
CO
t
GO
t
RS
t
RD1
t
RD2
t
RD3
t
RD4
t
RD8
t
SUD
t
HD
t
SUENA
t
HENA
t
WCLKA
t
WASYN
t
A
t
INH
t
INSU
t
OUTH
t
OUTSU
f
最大
注意事项：
1.对于双宏模块，使用吨
PD1
+ t
RD1
+ t
PDN
, t
CO
+ t
RD1
+ t
PDN
或T
PD1
+ t
RD1
+ t
SUD
-whichever为宜。
2.路由延迟对于典型设计跨最坏情况下的运行工况。这些参数应该用于
估算装置的性能。布线后的时序分析或模拟需要确定实际的最坏情况
性能。布线后时序是基于之前在设备上执行的实际路由延迟测量
出货。
3.数据适用于基于S-模块的宏。从C-模块建造顺序宏时序参数
可以从DirectTime分析器工具获得。
4.设置时间和保持时间参数为输入缓冲器锁存定义相对于PAD和D输入端。外
建立/保持时间参数必须考虑从外部PAD的信号的G输入端延迟。延迟从外部
PAD的信号的G输入中减去（添加）到内部设置（保持）时间。
-2速度
3
分钟。
马克斯。
3.8
3.8
3.8
3.8
速度-1
分钟。
马克斯。
4.3
4.3
4.3
4.3
标准。速度
分钟。
马克斯。
5.0
5.0
5.0
5.0
单位
单模块
连续时钟，以Q
锁存器G以Q
触发器（锁存器）重置为Q
ns
ns
ns
ns
预测布线延迟
2
FO = 1路由延迟
FO = 2路由延迟
FO = 3路由延迟
FO = 4路由延迟
FO = 8路由延迟
1.4
1.7
2.3
3.1
4.7
1.5
2.0
2.6
3.5
5.4
1.8
2.3
3.0
4.1
6.3
ns
ns
ns
ns
ns
连续的时序特性
3,4
触发器（锁存器）数据输入建立
触发器（锁存器）数据输入保持
触发器（锁存器）启用设置
触发器（锁存器）启用保持
触发器（锁存器）时钟主动脉冲宽度
触发器（锁存器）时钟异步脉冲宽度
触发器的时钟输入周期
输入缓冲锁存保持
输入缓冲锁存设置
输出缓冲锁存保持
输出缓冲锁存器设置
触发器（锁存器）时钟频率
0.4
0.0
0.8
0.0
4.5
4.5
9.8
0.0
0.4
0.0
0.4
100.0
0.4
0.0
0.9
0.0
6.0
6.0
12.0
0.0
0.4
0.0
0.4
80.0
0.5
0.0
1.0
0.0
6.5
6.5
15.0
0.0
0.5
0.0
0.5
66.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
兆赫
修订8
2- 15
