ADS42JB49
ADS42JB69
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SLAS900C - 2012年10月 - 修订2013年7月
输入时钟分频器
该设备配备有在时钟输入的内部分隔。该分频器允许操作以更快的输入
时钟，简化了系统时钟分配设计。时钟分频器可以被旁路（除以1）为
动作用250 MHz的时钟。在分频2选项最多支持500 MHz的输入时钟和
分频4选项支持的最大值为1 GHz的输入时钟频率。
JESD204B接口
ADS42JB49和ADS42JB69的JESD界面，如图
图93
，支持设备子0,1
和2的3.125Gbps的最大输出数据速率（每泳道） 。
外部SYSREF （子类1）或SYNC （子类2）的信号被用来调整所有内部时钟的相位和所述
本地多帧时钟，以一个特定的采样时钟边沿。这种一致性允许多个同步
在系统和设备定时最小化和调整的不确定性。
SYSREF SYNC
INA
JESD
204B
JESD204B
D0, D1
JESD204B
D0, D1
INB
JESD
204B
样品
时钟
图93. JESD204B接口
根据对ADC的采样率， JESD204B输出接口，可与一个或两个进行操作
每个ADC通道。该JESD204B接口可以采用串行寄存器进行配置。
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