ADAU1761
的时钟频率和采样率
R57 ： DSP采样
率设定
f
S
/0.5, 1, 1.5, 2, 3, 4, 6
DSPSR [3 ：0]的
R1 ： PLL控制寄存器
MCLK
÷X
× （R + N / M）
R0 ：时钟
控制寄存器
INFREQ [1 ：0]的
256 ×
f
S
, 512 ×
f
S
,
768 ×
f
S
, 1024 ×
f
S
CORE
时钟
R17 ：转换器
采样率
ADCS
数模转换器
f
S
/0.5, 1, 1.5, 2, 3, 4, 6
CONVSR [2 ：0]的
CLKSRC
R64 ：串行口
采样率
f
S
/0.5, 1, 1.5, 2, 3, 4, 6
SPSR [2：0 ]
串行
数据输入/
输出端口
图30.时钟树图
核心频率
时钟的转换器，串行端口，以及DSP是
来自于核心时钟。核心频率可以得出
直接从MCLK ，或它可以由PLL产生。该
CLKSRC位（寄存器R0位3 ，地址0x4000的）决定
的时钟源。
该INFREQ [1 ：0]位应根据预期来设置
通过CLKSRC选择输入时钟速率;这个值也决定
核心时钟速率和基本采样频率f
S
.
例如，如果输入到CLKSRC = 49.152兆赫（从
锁相环） ，然后
INFREQ [1 ：0]的
= 1024 ×
f
S
f
S
= 49.152兆赫/ 1024 = 48 kHz的
PLL输出时钟速率始终是1024 ×F
S
和时钟
控制寄存器自动设置INFREQ [1 ：0]位来
1024 × f
S
使用PLL时。当使用直接时钟，所述
INFREQ [1 ：0]的频率应根据MCLK设置
销的时钟速率和所需碱的采样频率。
利用DSP指令的最大数量，核心
时钟应该运行在1024 ×F的速度
S
.
表12.时钟控制寄存器（寄存器R0 ，地址0x4000的）
位
3
[2:1]
位名称
CLKSRC
INFREQ [1 ：0]的
设置
0 ：直接从MCLK引脚（默认）
1 ： PLL时钟
00: 256 × f
S
（默认）
01: 512 × f
S
10: 768 × f
S
11: 1024 × f
S
0 ：核心时钟禁用（默认）
1 ：核心时钟启用
0
COREN
版本C |第26页92
07680-020
ADC_SDATA/GPIO1
BCLK/GPIO2
LRCLK/GPIO3
DAC_SDATA/GPIO0
