应用说明
部件到部件歪斜是这些差异越大（在该情况下
图18中的最快和最慢吨之间的差的
PHL
).
D–
输入
D+
D–
实际
产量
AN-1177
对应于一个数据比特周期（单数据速率， SDR）的
或两个数据位（双数据速率， DDR） 。对于串行LVDS
传输，帧时钟，也可以发送。一
例如对于SDR ADC源同步LVDS输出
和DDR示于图19 。
样品N
类似物
输入
D+
D–
t
PLH （ FAST ）
样品N + 1
样品N + 2
实际
产量
(2ND)
t
PHL （ FAST ）
D+
内部时钟：
CLK +
CLK “
实际
产量
(3RD)
D–
t
PLH （ SLOW）
D+
D–
LVDS输出：
DCO +
DCO-
D0+
D0–
SDR
（ 10 CHS）
D9+
D9–
11236-018
实际
产量
(4TH)
t
PHL （ SLOW）
D+
样品N - 7
0位（ LSB ）
样品N - 6
0位（ LSB ）
t
PLH （ SLOW）
–
t
PLH （ FAST ）
通道到通道
或者部分TO- PART SKEW
(
t
PHL （ SLOW）
–
t
PHL （ FAST ）
＆ GT ;
t
PLH （ SLOW）
–
t
PLH （ FAST ）
)
t
PHL （ SLOW）
–
t
PHL （ FAST ）
样品N - 7
9位（ MSB ）
样品N - 6
9位（ MSB ）
D0/D5+
D0/D5–
DDR
（ 5 CHS）
D4/D9+
图18.波形图通道到通道或部件到部件歪斜
位0
（ LSB ）
第5位
位0
（ LSB ）
第5位
这两个通道至通道偏移和零件到部件歪斜结果
收出相对相位的并行数据通道的每个
另外，即使它们在发射端同步。
这可能会导致难以通过多种渠道进行采样。
样品N - 7
9位
（MSB）
样品N - 6
9位
（MSB）
11236-019
4位
D4/D9–
4位
图19. ADC输入和源同步LVDS输出波形
数据编码和同步
为LVDS不仅从定时干的挑战
高速传输，而且从数据编码。
在许多LVDS应用中，为了增加带宽，
多个并行LVDS信道被用来传送数据。
发射器必须同步这些数据传输
信道和接收机需要采样的每个信道在
适当的点，使得数据可以在同一时间被接收
跨渠道。
在使用少数通道LVDS应用，串行数据通常
发送和以更高的速度。高速要求
接收装置，以与输入数据快速同步
流，并且，除了准确采样的每一位，所述
接收装置需要检测的数据帧中的呼入
比特流。
以帮助与所接收的数据的接收装置同步，
一个时钟可以与数据信道进行传输。这是
描述为源同步数据传输。有
发送与所述数据的时钟的几种方法。该
时钟可以被发送作为一个并行信道，与时钟
另一种为专用的时钟通道是嵌入时钟
同的数据。随着嵌入式时钟的方法，固定位
插入到数据流中，使接收节点到
检测这些比特和与输入数据同步。
通道到通道和部分以部分偏移可以得到补偿
对于现代的FPGA接收时，使用的是被称为计划
动态相位调整（DPA） 。该FPGA产生
所接收到的源同步时钟的多个阶段和
相匹配的每个数据信道以最佳的时钟相位进行采样。
如果DPA不可用，则严格的定时预算必须
遵守。必有后剩余的时间间隔
发射机的通道到通道偏移和采样时间
减去从比特周期。这个间隔被称为
接收器偏移余量。发射通道至通道偏移
包括跨通道偏斜由于发射节点，
歪斜，由于介质和时钟偏移相对于
的数据。
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