DS3146 / DS3146 / DS31412 6 / 8 / 12通道DS3 / E3成帧器
5.5
CPU总线接口引脚
TYPE
I
I / O
I
功能
Motorola总线模式选择。该引脚控制CPU总线无论是在英特尔模式或在摩托罗拉工作
模式。
0 = CPU总线是英特尔模式
1 = CPU总线是摩托罗拉模式
CPU总线数据。主处理器通过该总线访问设备的内部寄存器。这些引脚
在读期间和投入，否则输出。 D7是MSB ; D0是LSB 。
CPU总线地址。主机处理器指定要由所访问的内部寄存器的地址
该总线。引脚A [ 11 ： 8 ]指定要访问的成帧器。在复用总线应用中， A [ 7 ： 0]引脚
应连接到D [7： 0]引脚，和A [ 11：0]必须有一个有效的寄存器地址时， ALE引脚
变低。 A11是MSB ; A0为LSB 。
CPU总线地址锁存使能。该引脚控制为A [ 11 ： 0 ]的地址锁存输入。当ALE为
高时，锁存器是透明的。在ALE ，锁存样品的下降沿并保持在A [11：0 ]输入。
在非复用总线的应用， ALE ，应有线高速上网。在复用总线的应用， A [ 7 ： 0 ]
应连接至D [7： 0]，和ALE的下降沿锁存地址。
CPU总线片选信号，低电平有效。主机处理器选择装置，用于通过读取或写入访问
推动这一引脚为低电平。
CPU总线写使能（ CPU总线读/写选择） ，低电平有效。英特尔模式（ MOT = 0 ） ，
WR
控制
写访问的装置。在摩托罗拉模式（MOT = 1 ）中，R / W的指定是一个读或写
存取发生。
CPU总线读使能（ CPU总线数据选通） ，低电平有效。英特尔模式（ MOT = 0 ） ，
RD
控制读
访问该设备。在摩托罗拉模式（MOT = 1），
DS
控件读取和写入访问到
装置，而在R / W引脚指定的访问类型。
CPU总线中断，开漏输出，低电平有效。该引脚为低电平的设备，如果一个或多个非屏蔽
在装置内的中断源是活动的。
INT
保持为低电平，直到中断服务程序或屏蔽。
系统时钟。同的33MHz和52MHz的频率之间的无缺口时钟必须提供给本
引脚在CPU总线端口运行某些逻辑。使用该时钟的允许发送和接收时钟
（ TICLK和RCLK ），以有间隙，如果需要的话，在不影响CPU的总线时序。该引脚可
连接到TICLK或RCLK ，如果对这些引脚中的一个信号是一个无缺口时钟。
名字
MOT
D[7:0]
A[11:0]
ALE
CS
WR
（R / W）的
RD
（ DS）的
INT
SCLK
I
I
I
I
O
I
5.6
JTAG接口引脚
TYPE
I
I
O
功能
JTAG IEEE 1149.1测试串行时钟。该引脚被用于将数据转移到在JTDI在上升沿和出
JTDO下降沿。如果不使用，该引脚应有线高速上网。
JTAG IEEE 1149.1测试串行数据输入（内部上拉的10kW ） 。测试指令和数据都移入
在这个引脚上JTCLK的上升沿。如果不使用， JTDI悬空或驱动为高电平。
JTAG IEEE 1149.1测试串行数据输出。测试指令时钟输出该引脚在下降
JTCLK的边缘。如果不使用， JTDO应保持开路。该引脚处于三态模式后，
JTRST
is
激活。
JTAG IEEE 1149.1测试复位（低电平有效，内部上拉的10kW ） 。该引脚用于异步
重置测试访问端口控制器。在上电时，
JTRST
必须驱动为低电平，然后高。此操作
设置设备插入边界扫描旁路模式，允许器件正常工作。如果边界扫描
不使用时，该引脚保持低电平。
JTAG IEEE 1149.1测试模式选择（内部上拉的10kW ） 。该引脚被采样的上升沿
JTCLK和用于放置测试端口到各种定义的IEEE 1149.1的状态。如果不使用， JTMS
悬空或驱动为高电平。
名字
JTCLK
JTDI
JTDO
JTRST
I
JTMS
I
5.7
供应，测试，和复位引脚
TYPE
I
I
I
—
—
RST
功能
全球硬件复位（低电平有效） 。当该引脚为低电平，所有的设备制宪者的重置
和所有的内部寄存器被强制为默认值。该器件在复位状态为持有
只要该引脚为低电平。在此之前引脚驱动时钟（ TICLK和RCLK ）必须是稳定和规范
高。该设备的寄存器可以用于操作进行配置的复位被停用后。
工厂测试使能（低电平有效，内部上拉的10kW ） 。该引脚应保持开路。
高阻抗控制（低电平有效，内部上拉的10kW ） 。当该引脚为低，
JTRST
为低电平时，所有输出去
高阻抗模式。该引脚可以保持开路用户。
数字信号接地参考。所有V
SS
引脚应连接在一起。
数字正电源。 3.3V （ ±5％） 。所有V
DD
引脚应连接在一起。
名字
TEST
成为HiZ
V
SS
V
DD
14 89
