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80C186XL 80C188XL
表3引脚说明
（续）
针
名字
TMR IN 0
TMR IN 1
针
TYPE
I
输入
TYPE
A（ L）
一（ E）
产量
国
引脚说明
计时器的输入被用来作为时钟或控制信号
根据所设定的定时器模式，这些
输入是高电平（或低电平变为高电平转换是
计）和内部同步定时器输入必须
被连接到高电平时不被用作时钟或再触发
输入
H（ Q）
R(1)
定时器输出用于提供单个脉冲或
连续波形产生取决于
定时器模式选择这些输出不浮动
在总线保持
DMA请求被断言高由外部设备
当它准备好DMA通道0或1来执行
传输这些信号电平触发和内部
同步
的非屏蔽中断输入引起2型
中断从低一个NMI过渡到高
锁存和内部同步并启动
中断在下一个指令边界NMI必须
置用于至少一个CLKOUT周期的非
屏蔽中断无法避免由编程
可屏蔽中断请求可以通过请求
激活其中一个引脚当配置为输入
这些引脚是高电平有效的中断请求
内部同步INT2和INT3可能
配置为低电平有效的中断功能
确认输出信号全部中断输入可能
构造为任一边沿或电平触发的要
确保识别所有的中断请求必须保持
有效直到中断被确认当奴隶
模式被选择的这些引脚的功能改变
（见本数据手册的中断控制器部分）
地址总线输出和总线周期状态（ 3 - 6 ）
表明在T中的四个最显著地址位
1
这些信号是高电平有效
在t
2
T
3
T
W
和T
4
在S6引脚为低电平，表示
在CPU启动的总线周期或高表示一个DMA的
启动或刷新总线周期在相同的T-状态
S3 S4和S5总是低的80C188XL
A15 - A8提供有效的地址信息，对整个
总线周期
I O
S（ L）的
H（ Z）
R（ Z）
地址数据总线信号构成的时间
多重存储器或I O地址（T
1
）和数据（T
2
T
3
T
W
和T
4
）总线的总线是高电平为
80C186XL
0
类似于BHE为低字节
数据总线引脚
7
到D
0
这期间， T是低
1
当一个字节要被转移到下部
在内存或I O操作的总线
TMR OUT 0
TMR OUT 1
O
DRQ0
DRQ1
I
A（ L）
NMI
I
一（ E）
INT0
INT1选择
INT2 INTA0
INT3 INTA1 IRQ
I
I O
一（ E）
A（ L）
一（ E）
A（ L）
H(1)
R（ Z）
A19 S6
A18 S5
A17 S4
A16 S3
(A8 –A15)
O
H（ Z）
R（ Z）
AD0 -AD15
（ AD0 -AD7 ）
记
括号中的引脚名称向80C188XL
11
