AD5689R/AD5687R
引脚配置和功能描述
14 RSTSEL
15 V
REF
13 RESET
16 NC
数据表
V
OUT
A 1
GND 2
V
DD
3
NC 4
V
OUT
B 5
LDAC 7
获得8
SDO 6
12 SDIN
AD5689R/
AD5687R
11 SYNC
10 SCLK
9 V
逻辑
V
REF 1
NC
2
16
15
RSTSEL
RESET
SDIN
SYNC
SCLK
V
逻辑
收益
LDAC
11256-008
V
OUT
A
3
GND
4
V
DD 5
NC
6
V
OUT
B
7
SDO
8
AD5689R/
AD5687R
顶视图
（不按比例）
14
13
12
11
10
9
顶视图
（不按比例）
笔记
1.裸露焊盘必须连接到GND 。
2. NC =无连接。不要连接到
该引脚。
11256-007
笔记
1. NC =无连接。请勿连接
此引脚。
图6. 16引脚LFCSP封装引脚配置
图7. 16引脚TSSOP封装的引脚配置
表7.引脚功能描述
PIN号
LFCSP
TSSOP
1
3
2
4
3
5
4
5
6
7
6
7
8
9
助记符
V
OUT
A
GND
V
DD
NC
V
OUT
B
SDO
LDAC
描述
来自DAC A的输出放大器的模拟输出电压轨至轨工作。
对所有电路接地参考点
AD5689R/AD5687R.
电源输入。该
AD5689R/AD5687R
可以从2.7 V至5.5 V.解耦供应
一个10 μF电容并联一个0.1μF的电容到地。
无连接。不要连接到该引脚。
DAC B的模拟输出电压输出放大器具有轨对轨操作。
串行数据输出。 SDO可用于以菊花链的一些
AD5689R/AD5687R
在一起的设备，
或者它可以用于回读。串行数据传输在SCLK的上升沿和有效的
在时钟的下降沿。
LDAC可以在两种模式下运行：同步和异步。脉冲这个引脚为低电平可使
任一个或两个DAC寄存器进行更新，如果输入寄存器有新数据;两个DAC输出可
同时被更新。该引脚也可以永久接为低电平。
增益选择。当此引脚连接到GND ，两个DAC输出范围从0 V至V
REF
。如果该引脚连接到
V
逻辑
，两个DAC输出为0 V至2 ×V的跨度
REF
.
数字电源。电压范围为1.8 V至5.5 V.
串行时钟输入。数据移入输入移位寄存器的串行时钟的下降沿
输入。数据可以传输在高达50MHz的速率。
低电平有效控制输入。这是帧同步信号，用于将输入数据。当SYNC变为
低电平时，数据传送的下一个24个时钟的下降沿。
串行数据输入。该器件具有24位输入移位寄存器。数据移入的寄存器
落下的串行时钟输入的边缘。
异步复位输入。 RESET输入对下降沿敏感。当RESET为低电平时，所有LDAC脉冲
将被忽略。当RESET被激活时，输入寄存器和DAC寄存器与零刻度更新
或中间值，这取决于RSTSEL引脚的状态。
上电复位选择。绑此引脚与GND上电两个DAC至零。将此引脚连
V
逻辑
上电两个DAC到中点。
参考电压。该
AD5689R/AD5687R
有一个共同的基准销。当使用内部
参考，这是参考输出引脚。当使用外部基准，这是参考输入
引脚。在默认情况下此引脚为基准输出。
无连接。不要连接到该引脚。
裸露焊盘。裸露焊盘必须连接到GND 。
8
9
10
11
12
13
10
11
12
13
14
15
收益
V
逻辑
SCLK
SYNC
SDIN
RESET
14
15
16
17
16
1
2
不适用
RSTSEL
V
REF
NC
EPAD
第0版|第10页28
