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IDT77V400
引脚数
94
206
符号
CTLEN
ABYTE
I
I
TYPE
描述
控制使能：当置为低电平，以OE LOW和CTLEN位为低配置寄存器，该引脚
异步使所有控制接口输出。如果CTLEN为高电平所有的控制界面输出将是高阻抗。
添加字节为输入单元格：异步直流信号。如果一个输入端口是在4位或8位的DPI模式和ABYTE被断言
高，一个空字节将在第九个字节位置（ HEC字节后）插入到支持需要一个字节的系统
最后一个字节的头和有效载荷之间（否则忽略） 。不适合动感单车或操作。
减去字节到输出单元：异步直流信号。当和为sbyte被置为高电平时，空字节的
第九字节位置（ HEC字节之后）将被传输之前除去支持输出端口4位和8位的DPI
模式（否则忽略） 。不适合动感单车或操作。
无连接
电源（ + 3.3V ± 300mV的）
207
为sbyte
I
1, 52-54, 104-06,
156-59
NC
—
动力
2 ， 15-16 ， 41-42 ， 49- VCC
50, 56, 67-68, 83-84,
101-02, 108, 119-20,
126, 140, 154, 165,
184, 193, 204
55, 107, 208
VCCQ
动力
动力
输出电源（ 3.3 ± 300mV的）
地
3-4, 28-29, 43-44,
VSS
51, 61-62, 73, 82, 85,
96, 103, 113-14,
125, 127, 141, 155,
164, 183, 194, 203
引脚说明 - BGA封装
引脚数
J14
符号
SCLK
I
TYPE
描述
系统时钟：所有的总线控制信号（ CMD0-5 ， CS ， IOD0-31 ， CRCERR ）除OE是同步相对于
SCLK 。控制指令记录在SCLK的上升沿。在SCLK时间必须小于或等于
在正常操作期间提供200ns 。数据端口的信号是异步相对于SCLK 。
芯片选择：同步输入必须为低电平，在SCLK的上升沿，使命令总线CMD0-5 。
指令是NOP当CS为高电平时在SCLK上升沿。
命令总线：同步到SCLK ，指令由内存中执行过这个6位被转移
总线。 CMD5是命令总线的最高位。
输出使能：异步输入，使所有输出时为低电平。所有输出高阻时， OE是
HIGH 。 IOD0-31和CRCERR也可以通过配置寄存器或为高， CTLEN位设置为高阻
CTLEN引脚。
复位：当置为高电平时，信号可以异步的寄存器和内部信号的初始化
在IDT77V400 。 RESET必须置为高电平和OE要追究上电时HIGH外部CON-
控制器执行初始化和保证系统的正常运行。
芯片地址：所有ADDR输入必须或者在配置寄存器的地址位26-29 ，然后必须匹配
1OD13-16一个周期的选择储存或加载命令后，允许储存或加载存储器周期是exe-
cuted （不管比赛的满标志被清除，空，必须明确之前匹配） 。 ADDR3是该装置的最高有效位
地址位。
控制数据总线：同步与SCLK 。用于外部数据传输的标题前/后挂起字节， config-
uration寄存器错误和状态寄存器，以及在细胞内存地址。 IOD31是控制数据总线的最高位。
F14
G14-16 ， H14-16
P13
CS
CMD0-5
OE
I
I
I
A14
RESET
I
J15-16 ， K14 ， K16
ADDR0-3
I
B1 ， C1-3 ， D1-3 ， E1-3 ， IOD0-31
F1-3 ， G1-3 ， H1-3 ，
J1-3 ， K1-3 ， L1-3 ， M1-
3, N3
A2
CRCERR
I / O
O
循环冗余校验错误： SCLK.CRCERR的上升沿同步输出低电平后，
头与CRC运算表示发生于前头部CRC错误。
7 26
2001年3月31日
