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CY7C1268XV18 ， CY7C1270XV18
36兆位的DDR II + SRAM复刻双字
突发架构（ 2.5周期读延迟）
36兆位的DDR II + SRAM复刻双字突发架构（ 2.5周期读延迟）
特点
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CON连接gurations
2.5循环读周期延迟：
CY7C1268XV18 - 2米× 18
CY7C1270XV18 - 1米× 36
36兆位密度（2M ×18 ，1M × 36）的
633 MHz时钟实现高带宽
双字突发降低地址总线频率
在传输双倍数据速率（ DDR ）接口（数据
1266兆赫） ，在633 MHz的
可在2.5个时钟周期延迟
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
数据有效引脚（ QVLD ）来表示输出有效数据
同步内部自定时写入
DDR II +复刻工作在2.5周期读延迟时
DOFF被置为高电平
操作类似于DDR I的设备与1周期读延迟时
DOFF为低电平
核心V
DD
= 1.8 V ±0.1 V ; I / O V
DDQ
= 1.4 V至1.6 V
支持1.5 V的I / O供电
HSTL输入和可变驱动HSTL输出缓冲器
可在165球细间距球栅阵列（ FBGA ）封装
(13 × 15 × 1.4 mm)
提供无铅封装
JTAG 1149.1兼容的测试访问端口
锁相环（ PLL ），用于精确的数据放置
功能说明
该CY7C1268XV18和CY7C1270XV18是1.8 V
同步SRAM的流水线配备DDR II +
架构。在DDR II +由SRAM核心与
先进的同步外围电路。读地址
写锁存输入的备选上升沿（ K）
时钟。写数据被登记在两个钾的上升沿和
K.读取数据驱动日K和K的每一个上升沿
地址位置具有两个18位字相关联的
（ CY7C1268XV18 ） ，或36位字（ CY7C1270XV18 ），该脉冲串
依次移入或移出器件。
异步输入包括一个输出阻抗匹配
输入（ ZQ ） 。同步数据输出（Q ，共享相同的
物理引脚作为输入的数据D）被紧密地匹配于两个
输出回波时钟CQ / CQ ，省去了单独
从每个单独的DDR SRAM的捕获系统中的数据
设计。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
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选购指南
描述
最大工作频率
最大工作电流
× 18
× 36
633兆赫
633
965
1230
600兆赫
600
910
1165
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 001-70329修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的二○一二年十月一十一日
