CY7C1268XV18 ， CY7C1270XV18
引脚德网络nitions
（续）
引脚名称
TDO
TCK
TDI
TMS
NC
NC/72M
NC/144M
NC/288M
V
REF
V
DD
V
SS
V
DDQ
I / O
产量
输入
输入
输入
不适用
输入
输入
输入
输入 -
参考
地
测试数据输出（ TDO ）引脚用于JTAG 。
测试时钟（ TCK ）引脚用于JTAG 。
在（ TDI ）引脚用于JTAG测试数据。
测试模式选择（ TMS ）引脚用于JTAG 。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
参考电压输入。
使用静态的输入来设置参考电平为HSTL输入，输出，和交流
测量点。
地面的装置。
引脚说明
电源
电源输入到该装置的核心。
电源
电源输入，用于该装置的输出。
读访问时没有选中，则CY7C1268XV18第一
完成挂起的读数据。内部同步
电路自动三态之后的下一个崛起的输出
负输入时钟（K）的边缘。这使得一个过渡
无需等待状态的深度插入设备之间
扩充内存。
功能概述
该CY7C1268XV18和CY7C1270XV18是同步的
配备有DDR接口，流水线突发静态存储器哪
与两个读取延迟和半周期时DOFF操作
引脚连接到高电平。当DOFF引脚设置为低电平或连接到
V
SS
该器件会以DDR I模式下的读取延迟
一个时钟周期。
访问是在正输入的上升沿启动
时钟（ K） 。所有的同步输入和输出定时是参照
从输入时钟（K和K ）的上升沿。
所有同步数据输入（D
[x:0]
）通过输入寄存器
由输入时钟（K和K）的上升沿控制。所有
同步数据输出（Q
[x:0]
）通过输出寄存器
由输入时钟（K和K）的上升沿控制。
所有的同步控制（ R / W ， LD ， BWS
[X:0]
）输入通过
输入寄存器的输入时钟（K）的上升沿来控制。
CY7C1268XV18在下面的章节中描述。该
相同的基本描述适用于CY7C1270XV18 。
写操作
写操作是通过发出R / W低和LD开始
低的正向输入时钟（ K）的上升沿。该
呈现给地址输入端的地址被存储在写
地址寄存器。在接下来的K时钟上升沿，数据
提交到D
[17:0]
被锁存并存储到18位的写入
数据寄存器，提供BWS
[1:0]
都置为有效。对
负输入时钟（K）的后续的上升沿的
向三维信息
[17:0]
也被存储到写数据
注册，提供BWS
[1:0]
都置为有效。 36位
的数据以指定的再写入到存储器阵列
位置。写访问可以在每个上升沿启动
正输入时钟（K） 。否则，管道中的数据流，例如
该18比特的数据可以被转移到装置上的每个
输入时钟（ K和K）的上升沿。
当写访问被取消，该设备将忽略所有
挂起的写操作后，输入已经完成。
读操作
该CY7C1268XV18内部组织为两个数组
1米× 18的访问都是突发的2个连续完成
18位数据字。读操作是通过发出启动
R / W HIGH和LOW LD在正输入端的上升沿
时钟（ K） 。呈现给地址输入端的地址存储
在读出地址寄存器中。下面接下来的两个K时钟上升沿，
数据从该地址位置的相应的18位字
被写入到Q
[17:0]
使用K作为输出定时参考。
K上的后续的上升沿，下一个18位数据字是
到Q
[17:0]
。所请求的数据是有效的0.45 ns
在输入时钟的上升沿（ K和K） 。维持
内部逻辑，每次读访问必须被允许完成。
读访问可以的每个上升沿启动
正输入时钟（K） 。
写字节操作
字节写操作是由CY7C1268XV18支撑。一
如在所描述的被启动的写入操作
写操作
部分。这是写由BWS确定的字节
0
和
BWS
1
，其中被采样与每个组的18位的数据字。
数据中断言适当的字节写选择输入
写的部分锁存所呈现的数据，并将其写
到器件中。拉高字节写入时选择输入
写入的数据部分能够存储在设备中的数据
对于字节保持不变。此功能可以用于
简化读取，修改，或写操作字节写
操作。
文件编号： 001-70329修订版* B
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