位置：首页 > IC型号导航 > 首字符5型号页 > 首字符5的型号第566页 > 5962-9951901QYA > 5962-9951901QYA PDF资料 > 5962-9951901QYA PDF资料1第17页
Ultra37000 CPLD系列
参数
[11]
t
ER （ - ）
V
X
1.5V
输出波形的测量级别
V
OH
t
ER （ + ）
2.6V
0.5V
V
X
V
X
V
OL
t
电针（+）
1.5V
0.5V
V
X
t
EA （ - ）
V
该
0.5V
V
OH
V
X
0.5V
V
OL
（四）测试波形
开关特性
在整个工作范围
[12]
参数
组合模式参数
t
PD [ 13，14， 15]
t
PDL中[13 ，14，15 ]
t
PDLL [13 ，14，15 ]
t
EA [13 ，14，15 ]
t
质[11 ， 13]
t
WL
t
WH
t
IS
t
IH
t
ICO [13 ，14，15 ]
t
ICOL [13 ，14，15 ]
t
CO [14 ， 15 ]
t
S[13]
t
H
t
CO2
[13, 14, 15]
描述
输入输出组合
输入到输出通过透明输入或输出锁存
输入到输出通过透明输入和输出锁存器
输入到输出使能
输入到输出禁止
时钟或锁存使能输入低电平时间
[8]
时钟或锁存使能输入高
输入寄存器或锁存保持时间
输入寄存器时钟或锁存使能到输出组合
输入寄存器时钟或锁存使能到输出通过透明输出锁存
同步时钟（ CLK
0
， CLK
1
， CLK
2
或CLK
3
）或锁存使能到输出
从输入到同步建立时间。 CLK （ CLK
0
， CLK
1
， CLK
2
或CLK
3
）或锁存使能
注册或锁存数据保持时间
输出同步时钟（ CLK
0
， CLK
1
， CLK
2
或CLK
3
）或锁存使能到输出组合
延迟（通过逻辑阵列）
输出同步时钟（ CLK
0
， CLK
1
， CLK
2
或CLK
3
）或锁存使能到输出同步
时钟（CLK
0
， CLK
1
， CLK
2
或CLK
3
）或锁存使能（通过逻辑阵列）
设置时间从输入，通过透明锁存到输出寄存器同步时钟（ CLK
0
CLK
1
， CLK
2
或CLK
3
）或锁存使能
保持时间为输入，通过从输出寄存器时钟同步透明锁存器（ CLK
0
,
CLK
1
， CLK
2
或CLK
3
）或锁存使能
时间
[8]
输入寄存器或锁存器的建立时间
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
输入寄存器参数
同步时钟参数
t
SCS[13]
t
SL[13]
t
HL
注意事项：
11. t
ER
5 pF的交流测试负载和T测
EA
35 pF的交流测试负载测量。
12.所有AC参数测量两路输出开关和35 pF的交流测试负载。
在低功耗模式下工作13.逻辑块，放入吨
LP
本规范。
14.输出使用慢速输出压摆率，增加T
SLEW
本规范。
15.当V
CCO
= 3.3V ，增加T
3.3IO
本规范。
文件编号： 38-03007牧师* D
第17页64
