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ADC07D1520
表10.非扩展控制模式操作
（引脚41浮和52引脚浮动或逻辑高）
针
3
4
127
14
低
降低V
OD
OutEdge =负片
CalDly短
降低V
IN
高
普通V
OD
OutEdge =名次
CalDly龙
普通V
IN
漂浮的
不适用
DDR
DES
扩展控制模式
3脚可以是逻辑高或低，在非扩展控制模式。 14脚不能悬空，选择此模式。看
1.2非延伸和扩展控制模式
了解更多信息。
4脚可以逻辑高，逻辑低或悬空在非扩展控制模式。在非扩展的控制模式，销4逻辑
高或低的限定边缘，这时，输出数据转换。看
2.4.3输出边缘同步
了解更多信息。如果
该引脚悬空时，输出数据时钟（ DCLK ）是一个双倍数据速率（ DDR ）时钟（见
1.1.5.3双数据速率和单
数据速率）
而输出的边缘同步是无关紧要的，因为数据同步输出两个DCLK边缘。
销127 ，如果它是逻辑高或低，在非扩展的控制模式时，设置在校准延迟。如果销127是浮动的，所述校准
延迟短，转换器中的DES模式执行。
表11.扩展控制模式操作
（引脚41逻辑低或14引脚浮动和引脚52或浮动逻辑高电平）
针
3
4
127
功能
SCLK （串行时钟）
SDATA （串行数据）
SCS （串行接口芯片选择）
2.10共同申请问题
否则在使用扩展的控制方式来写所有的寄存器位置。
当使用串行接口，所有九地址
位置必须被写入至少一次与默认或校准，并随后使用ADC的前所需的值。
驱动输入（模拟或数字）超出电源轨。
对于设备的可靠性，无输入应该超过150
毫伏以下的接地引脚或150毫伏以上的电源引脚。就连一个瞬态超过这些限制可能不仅会导致
出现故障或运行不稳定，但可能会影响器件的可靠性。它是不寻常的高速数字电路呈现下冲
那云多在地下一伏。控制高速线路阻抗，并在其煤焦终止这些行
动感画阻抗应控制过冲。
应注意不要过载的ADC07D1520的投入。这种做法可能会导致不准确的转换，甚至
以设备损坏。
不正确的模拟输入端的共模电压在直流耦合方式。
正如在讨论
1.1.4模拟输入
和
2.2
模拟量输入，
输入共模电压必须保持在50毫伏的V
CMO
输出，该输出随温度变化
而且，还必须跟踪。失真性能会劣化，如果输入的共模电压是超过50毫伏从
V
CMO
.
使用不适当的放大器来驱动模拟输入。
在选择高频放大器来驱动，请小心
ADC07D1520尽可能多的高速放大器将具有更高的失真比ADC07D1520 ，从而导致整个系统的perfor-
曼斯降解。
驱动V
BG
引脚，以改变基准电压。
如上述在
2.1参考电压，
参考电压
拟固定FSR引脚或满量程电压调整寄存器的设置。在驱动该引脚将不会改变满量程
值，但可用于从0.8V改变LVDS的共模电压为1.2V通过捆绑在V
BG
引脚到V
A
.
驱动用过高电平信号的时钟输入端。
ADC输入时钟电平不应超过所描述的电平
在工作额定值表或输入失调可能会改变。
不足的输入时钟的水平。
如上述
2.3时钟输入，
不足的输入时钟级别可能会导致perfor-不佳
曼斯。过大的输入时钟的水平可能导致引入的输入偏移。
使用的时钟源过度抖动，使用过长的输入时钟信号的跟踪，或具有其它信号
耦合到所述输入时钟信号的跟踪。
这将导致在抽样间隔而变化，从而导致过度的输出噪声和
降低SNR性能。
如果不能提供足够的热量去除。
如上述
2.6.2热管理，
重要的是要提供足够的热
去除，以保证设备的可靠性。这可以用足够的空气流或使用简单的散热器内置于进行
板。背面板应接地以获得最佳性能。
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