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AFE7222
AFE7225
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SLOS711B - 2011年11月 - 修订2012年3月
DIV_ADC<1 ： 0>
单
结束
卜FF器
MUX
时钟
分频器
%1,2,4
ENABLE_DCC
DCC
（占空比
校正）
CLKINP
迪FF erential
卜FF器
MUX
REG_SE_CLK
PLL_ENABLE
单
结束
卜FF器
ADC_CLK
CLKINN
DIV_DAC<1 ： 0>
时钟
分频器
%1,2,4
MUX
PLL
X2,4
MUX
DAC_CLK
图10-20 。时钟路径的框图。
三种情况下被认为是：
案例1： DAC_CLK和ADC_CLK处于同样的速度：
在这种情况下，无论是CLKINP和CLKINN应
由一个差分时钟（共有的ADC和DAC ）或两个单端时钟驱动时，无论是在
同样的速度。
情况2： DAC_CLK和ADC_CLK都以不同的速率，使得更高的速率是2X的或4X
较低的速率：
在这种情况下，我们再次建议找到CLKINP / CLKINN差分（或由两个相等的速率
单端时钟），在2个评分较高和通过第2（或在4）的因子内部dividng
通道，需要较低的时钟速度。
案例3 ： DAC_CLK和ADC_CLK都以不同的速率与DAC_CLK处于8X或16X的
ADC_CLK ：
在这种情况下，我们建议驾驶CLKINP / CLKINN差异（或相等的两率单
端时钟）以ADC_CLK速度4X，除以4的ADC ，它乘以2 （或4）的
DAC 。
案例4 ： DAC_CLK和ADC_CLK都以不同的速率是谐波相关，但不是利率
涵盖案例2案例3 ：
在这种情况下，没有办法，只好开车CLKINP和CLKINN与
两个不同的时钟速率。如果这两个时钟的相位控制是可能的，我们建议阶段
调整，使得这两个时钟具有上升/下降边沿不来在5纳秒对方。我们还
建议将驱动时钟速率是作为彼此接近越好。
案例5 ： DAC_CLK和ADC_CLK都以不同的速率是无谐波相关：
这是
最坏的情况下，建议避免与这样的时钟频率操作所述模拟前端在全双工模式。
非谐波相关的时钟在两个相邻的销的存在可引起周期性调制在
采样时刻，可能导致其恶化在较高的ADC的输入频率巨大的杂散（和
DAC输出频率） 。在70兆赫中频，这些杂散水平可能是一样大的为-45dBc 。
10.12半双工操作 - 连接注意事项
如果ADC和DAC在外部不平等率时钟驱动，然后确保这些时钟不上
同时。例如，在用Tx活性半双工模式时，确保ADC时钟到
装置被关断。如果ADC和DAC被均等速率的时钟驱动的，那么它不切断所需
ADC时钟时的Tx是活动的（和DAC时钟当Rx是激活的） 。
10.13半双工操作通过一个通用的I / O接口
如果AFE7222 / 7225要始终贯穿了一个通用的I / O接口运行在半双工模式
RX和TX （重复使用同一总线） ，那么RX和TX数据和时钟可以在黑板上的束缚
如下图所示：
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