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CYF2018V
CYF2036V
CYF2072V
读/写时钟要求
该读写时钟必须满足以下
要求：
■
■
WCLK ），这算读1024次循环后写时钟
太太。计数器的其中到达计数时钟
首先被用作在FIFO内的主时钟。
当有变化在RCLK的相对频率和
FIFO中的正常操作期间的WCLK ，用户可以通过指定其
使用“快速CLK位”配置寄存器（为0xA ） 。
“1” - 表示F
REQ
（ WCLK ） > F
REQ
（ RCLK ）
“0” - 表示F
REQ
（ WCLK ） < F
REQ
（ RCLK ）
计数器计算频率的结果是在此提供
寄存器位。用户可以覆盖计数器频率计算
通过改变该位更快的时钟。
每当有在该位值的变化，用户必须等待吨
PLL
发出下一个读取或写入FIFO之前的时间。
同时读取（ RCLK ）和write （ WCLK ）时钟应
自由运行。
的时钟频率为两个时钟应该之间的
在最小和最大范围内给定
开关
特点第17页。
RCLK的到WCLK的比例应在0.5 2 。
■
对于正确的FIFO操作，该设备必须确定其中
输入时钟 - RCLK和WCLK - 速度更快。这是评价
通过使用计数器MRS周期之后。该装置使用两个
内的10位计数器（运行在RCLK和其他在一个
文件编号： 001-68336修订版* C
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