位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第0页 > CY7C1461AV33_12 > CY7C1461AV33_12 PDF资料 > CY7C1461AV33_12 PDF资料5第14页
CY7C1461AV33
CY7C1463AV33
开关特性
在整个工作范围
参数
[13, 14]
t
POWER[15]
时钟
t
CYC
t
CH
t
CL
输出时间
t
CDV
t
DOH
t
CLZ
t
CHZ
t
OEV
t
OELZ
t
OEHZ
设置时间
t
AS
t
ALS
t
WES
t
CENS
t
DS
t
CES
保持时间
t
AH
t
ALH
t
WEH
t
CENH
t
DH
t
CEH
地址保持CLK崛起后
CLK上升后ADV / LD保持
WE ， BW
X
持有CLK崛起后
CEN保持CLK崛起后
数据输入保持CLK上升后
芯片使能保持CLK崛起后
0.5
0.5
0.5
0.5
0.5
0.5
–
–
–
–
–
–
ns
ns
ns
ns
ns
ns
地址设置CLK兴起之前
CLK兴起之前ADV / LD安装
WE ， BW
X
设置CLK兴起之前
CLK兴起之前CEN设置
数据输入建立CLK兴起之前
芯片使能设置CLK兴起之前
1.5
1.5
1.5
1.5
1.5
1.5
–
–
–
–
–
–
ns
ns
ns
ns
ns
ns
数据输出有效CLK上升后
数据输出保持CLK上升后
时钟到低Z
[16, 17, 18]
时钟到高阻
[16, 17, 18]
OE低到输出有效
OE低到输出低Z
[16, 17, 18]
OE高到输出高阻
[16, 17, 18]
–
2.5
2.5
–
–
0
–
6.5
–
–
3.8
3.0
–
3.0
ns
ns
ns
ns
ns
ns
ns
时钟周期时间
时钟高
时钟低
7.5
2.5
2.5
–
–
–
ns
ns
ns
133兆赫
描述
民
1
最大
–
ms
单位
笔记
13.时序参考电平为1.5 V时， V
DDQ
= 3.3 V和1.25 V时， V
DDQ
= 2.5 V.
在14所示的试验条件（一）
图3第13页
除非另有说明。
15.这部分有一个电压调节器内部;吨
动力
是电力需要高于V被提供的时间
DD （最小）
起初，一读或写操作之前可
发起。
16. t
CHZ
, t
CLZ
,t
OELZ
和叔
OEHZ
与在（b）部分中所示的AC测试条件指定
图3第13页上。
转变是从稳态电压测量± 200 mV的。
17.在任何电压和温度，叔
OEHZ
小于吨
OELZ
和T
CHZ
小于吨
CLZ
共享相同的数据总线时，以消除静态存储器之间的总线竞争。
这些规范并不意味着一个总线争用条件，但反映出保证在最坏的情况下，用户的条件参数。装置被设计成实现高原子序数
之前相同的系统条件下低Z 。
18.这个参数进行采样，而不是100 ％测试。
文件编号： 38-05356牧师* L
第14页24
