CY25200

引脚配置

图1.引脚图

概述

该CY25200是一个扩频时钟发生器（ SSCG ） IC

用于减少电磁干扰（EMI），发现在

今天的高速数字电子系统。

该器件采用了赛普拉斯专有的锁相环

（ PLL）和扩频时钟（ SSC ）技术

合成并调制输入时钟的频率。通过

频率调制时钟，测量的电磁干扰的

基波和谐波频率被降低。这

减少辐射能量显著降低成本

监管机构的要求（ EMC）和符合

提高了产品上市时间，而不会降低系统

性能。

该CY25200采用工厂和现场可编程

构造存储器阵列的合成输出频率，

表1.引脚一览

名字

XIN

XOUT

VDD

AVDD

VSS

AVSS

VDDL

VSSL

SSCLK1

SSCLK2

SSCLK3

SSCLK4

SSCLK5/REFOUT/CP2

SSCLK6/REFOUT/CP3

CP0

[1]

CP1

[1]

引脚数

1

16

2

3

13

5

11

6

7

8

9

12

14

15

4

10

蔓延％ ，晶体负载电容，时钟控制引脚， PD ＃和OE

选项。

蔓延％是工厂和现场可编程为中心

传播或向下扩散与传播的各种比例。该

范围为中心的传播为± 0.25％ ± 2.50 ％ 。的范围为

倒价差为-0.5 ％至-5.0 ％ 。联系工厂

较小或较大的扩散％的量，如果需要的话。

输入到CY25200可以是一个晶体或时钟信号。该

输入频率范围为晶体是8至30兆赫和时钟

信号为8 166兆赫。

该CY25200有6个时钟输出， SSCLK1到SSCLK6 。该

频率调制SSCLK输出从3编程，以

200兆赫。

该CY25200产品采用16引脚TSSOP封装

包，以0至市售的工作温度范围

70

C.

描述

晶振输入或参考时钟输入

晶振输出。离开这个引脚悬空，如果使用外部时钟

数字逻辑和SSCLK5和6时钟输出3.3 V电源供电

3.3 V模拟PLL电源

地

模拟地

2.5 V或SSCLK1 / 2 /3/4的时钟输出3.3 V电源供电

VDDL电源地

在VDDL级可编程扩频时钟输出（ 2.5 V或3.3 V ）

在VDDL级可编程扩频时钟输出（ 2.5 V或3.3 V ）

在VDDL级可编程扩频时钟输出（ 2.5 V或3.3 V ）

在VDDL级可编程扩频时钟输出（ 2.5 V或3.3 V ）

可编程扩频时钟或VDD缓冲基准输出

水平（ 3.3 V ）或控制引脚， CP2

可编程扩频时钟或VDD缓冲基准输出

水平（ 3.3 V ）或控制引脚， CP3

控制引脚0

控制引脚1

记

1.引脚可以编程为以下任一控制信号： OE ：输出使能， OE = 1 ，所有的SSCLK输出状态; PD ＃ ：掉电， PD ＃ = 0时，所有的

SSCLK输出三态，器件进入低功耗状态; SSON ：扩频控制（ SSON = 0 ，没有传播和SSON = 1 ，扩展信号） ，

CLKSEL ： SSCLK输出频率Select.See

控制引脚（ CP0 ， CP1 ， CP2和CP3 ）

为控制引脚编程选项。

文件编号： 38-07633牧师* H

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