以便它可以驱动更大的负载，在SCLK需要，类似的缓冲器可以被放置在RCLK匹配
连接到LCLK前的信号延迟。然而，从LCLK延迟到RCLK不能超过RCLK
期 - 7纳秒（见时序参数规格详细介绍） 。
当执行的VRAM分割移位寄存器的操作（参见图2-3和图2-4） ，则SCLK定时
调节与SFlag的输入工作。基本上，分割移位寄存器操作过程中插入一个SCLK
的空白期间。此引起的象素数据的第一组出现在像素端口时空白，并允许
尽快调色板出来的毛坯被显示数据的第一组。图2-3和2-5示出
当SSRT （分割移位寄存器传输）功能开启的情况下。当一个上升沿上发生
SFlag的输入，一个SCLK具有最小15纳秒的脉冲持续时间在指定的延迟后产生的。自
这是为了满足VRAM的定时要求， SSRT生成的SCLK替换在所述第一SCLK
如上所述的常规移位寄存器传输的情况下（见2.15的详细说明
在SSRT功能）。
VCLK
在相
SYSBL
在输入端
SFlag的输入
锁定最后一组
像素数据的
LD
内部延迟
LCLK = RCLK
空白
（内部信号
前点的时钟
流水线延迟）
像素数据
在输入端
LAST
组
第1组
像素数据
2nd
组
3rd
组
4th
组
5th
组
6th
组
像素数据的锁存第一组
锁定最后一组
像素数据的
平分移位寄存器和常规移位寄存器传输SCLK
SCLK
图2-3 。 SCLK / VCLK控制时序
（ SSRT启用， RCLK / SCLK频率= VCLK频率）
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