在内部， RCLK ，SCLK和VCLK从正在在上升计数一个时钟计数器产生
点时钟的边缘。因此，当VCLK被启用，那自然是同相的RCLK和SCLK为
如图2-1所示。
通常，视频控制信号输入的HSYNC ， VSYNC ，和SYSBL被锁存的下降沿
VCLK在非VGA模式时。当配置寄存器被编程为相对VCLK的极性，
这些视频控制信号被锁存， VCLK的上升沿。
内部时钟计数器被初始化的输出时钟选择寄存器写入3F （十六进制）的任何时间。
这通过提供一个已知提供了一种简单的机制来同步多个调色板或系统设备
对于各种系统的时钟相位关系。它是留给用户提供禁用的一些装置
的点时钟输入到部分而该复位发生，如果多个部件进行同步。
重置默认的分频比RCLK为64 ： 1与SCLK保持低电平， VCLK保持在高位。当选择
某些视频定时参数，谨慎操作，如果选择RCLK频率小于所选
VCLK的频率（见附录B为一个更详细的讨论） 。
点时钟
VCLK
（点时钟/ 4作为一个例子）
RCLK = SCLK
（点时钟/ 2作为一个例子）
图2-1 。点时钟/ VCLK / RCLK / SCLK关系
与输入时钟选择寄存器选择所希望的输入时钟源。表2-5详细介绍了如何编程
各种选项。
表2-5 。输入时钟选择寄存器
输入时钟选择寄存器
（ HEX ） （见注6 ）
00
01
02
03
04
06
07
10
11
12
13
14
16
17
FUNCTION （见注7 ）
选择CLK0为TTL时钟源
选择CLK1为TTL时钟源
选择CLK2为TTL时钟源
选择CLK3为TTL时钟源
选择CLK4为TTL时钟源
选择CLK3 / CLK4作为ECL时钟源高达140 MHz的
选择CLK1 / CLK2作为ECL时钟源达设备的限制
选择CLK0作为一倍TTL时钟源
选择CLK1作为一倍TTL时钟源
选择CLK2作为一倍TTL时钟源
选择CLK3的一倍TTL时钟源
选择CLK4作为一倍TTL时钟源
选择CLK3 / CLK4的一倍ECL时钟源
选择CLK1 / CLK2作为一倍ECL时钟源
CLK0选择在复位所需的VGA直通。
注： 6寄存器位3和7是鸵鸟政策护理位。
7.寄存器的位5和6被保留。
8.当时钟从一个输入时钟源选择为另一个，至少30毫微秒之前，需要
新时钟稳定运行。
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