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建议配置PLL
QUICC Engine模块VCO频率由下列公式得出：
ce_clk
= （主时钟输入× CEPMF ）
÷
（1 + CEPDF ）
QE VCO频率=
ce_clk
× VCO分频器×（1+ CEPDF ）
21.4
建议配置PLL
以简化的PLL配置，该设备可能被分离成两个时钟域。第一个域包含CSB
PLL和核心的PLL 。核心PLL被串联连接到所述CSB的PLL ，并具有csb_clk作为它的输入时钟。第二个
时钟域有QUICC Engine模块的PLL 。时钟域是独立的，并且其每个的PLL配置
分开。两个结构域都具有一个共同的输入时钟。此表显示建议的PLL配置为33和
66 MHz的输入时钟，并分别说明了每个时钟域。时钟的任意组合域设置与相同
输入时钟是有效的。请参阅
第21节， “时钟”
为适当的工作频率为您的设备。
表76.建议的PLL配置
CONF
号
1
SPMF
CORE
PLL
CEPMF
CEPDF
输入
CSB频率核心频率
时钟频率
（兆赫）
（兆赫）
（兆赫）
QUICC
发动机
频率（MHz ）
400
533
667
（兆赫） （兆赫） （兆赫）
33 MHz的CLKIN / PCI_SYNC_IN选项
s1
s2
s3
s4
s5
s6
s7
s8
s9
s10
s11
s12
s13
s14
s15
s16
s17
s18
c1
c2
c3
c4
0100
0100
0101
0101
0110
0110
0111
0111
0111
1000
1000
1000
1001
1001
1001
1010
1010
1010
0000100
0000101
0000100
0000101
0000100
0000110
0000011
0000100
0000101
0000011
0000100
0000101
0000010
0000011
0000100
0000010
0000011
0000100
01001
01100
01110
01111
0
0
0
0
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
133
133
166
166
200
200
233
233
233
266
266
266
300
300
300
333
333
333
—
—
—
—
266
333
333
416
400
600
350
466
583
400
533
667
300
450
600
333
500
667
—
—
—
—
—
—
—
—
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—
—
—
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—
—
—
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—
300
400
466
500
∞
∞
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MPC8360E / MPC8358E的PowerQUICC II Pro处理器版本2.x的TBGA硅硬件规格修订版5
飞思卡尔半导体公司
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