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DDR和DDR2 SDRAM AC电气特性
6.2.2
DDR和DDR2 SDRAM输出AC时序规范
表21
和
表22
提供输出AC时序规范和测量条件为DDR和DDR2
SDRAM接口。
表21. DDR和DDR2 SDRAM输出AC时序规格来源
同步模式
在与GV推荐工作条件
DD
（1.8伏或2.5伏） ±5％。
参数
8
MCK [n]的周期时间， （ MCK [N ] / MCK [N ]路口）
任何MCK到ADDR / CMD间偏差
333兆赫
266兆赫
200兆赫
ADDR / CMD输出设置相对于MCK
333兆赫
266兆赫
200兆赫
ADDR / CMD相对于MCK输出保持
333兆赫
266 MHz的- DDR1
266 MHz的- DDR2
200兆赫
MCS （ n）的输出设置相对于MCK
333兆赫
266兆赫
200兆赫
的MCS （n）的相对于MCK的输出的保持
333兆赫
266兆赫
200兆赫
MCK为MDQS
MDQ / MECC / MDM输出设置相对于MDQS
333兆赫
266兆赫
200兆赫
MDQ / MECC / MDM相对于MDQS输出保持
333兆赫
266兆赫
200兆赫
MDQS序言开始
符号
1
t
MCK
t
AOSKEW
民
6
–1.0
–1.1
–1.2
最大
10
0.2
0.3
0.4
—
单位
ns
ns
笔记
2
3
t
DDKHAS
2.1
2.8
3.5
t
DDKHAX
2.0
2.7
2.8
3.5
t
DDKHCS
2.1
2.8
3.5
t
DDKHCX
2.0
2.7
3.5
t
DDKHMH
t
ddkhds
,
t
DDKLDS
–0.8
0.7
1.0
1.2
ns
4
—
ns
4
—
ns
4
—
ns
4
0.7
—
ns
ns
5, 9
6
t
DDKHDX
,
t
DDKLDX
—
0.7
1.0
1.2
–0.5
×
t
MCK
– 0.6
–0.5
×
t
MCK
+ 0.6
ns
6
t
DDKHMP
ns
7
MPC8360E / MPC8358E的PowerQUICC II Pro处理器版本2.x的TBGA硅硬件规格修订版5
22
飞思卡尔半导体公司
