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Si5326
该Si5326拥有两个差分时钟输出。该
每个时钟输出的电格式是独立地
可编程，支持LVPECL ， LVDS ， CML或
CMOS负载。如果不要求，所述第二时钟输出
可断电，以减少电力消耗。
所选择的输入时钟之间的相位差
和输出时钟是可调节在200 ps递增
系统偏移控制使用
CLAT [7 ：0]的
注册。
精细的相位调整是可用的，并使用该设置
平
寄存器位。标称范围和分辨率
该
FLAT [14 ：0]
偏斜调整字是： ± 110 ps和
3 ps的分别。一个输出的，此外，在相
时钟可以相对于的相位进行调整
其它输出时钟。分辨率各不相同，从800 ps至
2.2纳秒取决于PLL分频设置。看
表8是确保输出到输出指令
对齐。未指定输入到输出歪斜。
该DSPLLsim软件实用程序确定的阶段
偏移量的分辨率对于给定的输入时钟/时钟
倍率组合。对于系统级
调试，旁通模式是可用的，驱动所述
直接从输入时钟的输出时钟，绕过
内部DSPLL 。该装置是由一个单一的1.8供电，
2.5 ，或3.3 V电源。
4.1 。外部参考
一个外部的，高品质的时钟或一个低成本
114.285 MHz的三阶泛音晶体作为的一部分
在DSPLL内固定频率振荡器。这
外部基准是所必需的设备来执行
抖动衰减。 Silicon Laboratories的建议
使用高质量的晶体。具体建议
可能的系列参考手册中找到。
在数字保持的DSPLL仍然锁定，跟踪
外部参考。需要注意的是晶体可以有
温度变化比较敏感。
4.2 。进一步的文档
咨询Silicon Laboratories的Si53xx任意频率
精密时钟系列参考手册（ FRM ）的
关于Si5326功能的详细信息。
其它设计支持可以从硅
通过分销商的实验室。
Silicon Laboratories公司开发了一个基于PC的
软件实用程序叫DSPLLsim来简化设备
配置，包括频率规划和环
带宽选择。该FRM与此工具可
从下载
http://www.silabs.com/timing 。
表8. CKOUT_ALWAYS_ON和SQ_ICAL真值表
CKOUT_ALWAYS_ON
0
0
1
1
SQ_ICAL
0
1
0
1
结果
CKOUT关闭，直到第一个ICAL后
CKOUT关闭之后才第一次成功
ICAL （即，当LOL低）
CKOUT期间ICAL始终开启，包括
CKOUT始终开启，包括ICAL中。
使用这些设置保存输出到输出
SKEW
1.0版
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