位置：首页 > IC型号导航 > 首字符S型号页 > 首字符S的型号第1011页 > Si5326A-C-GM > Si5326A-C-GM PDF资料 > Si5326A-C-GM PDF资料1第18页
Si5326
4.功能描述
XTAL或参考时钟，
CKIN1
÷ N31
无中断切换
MUX
÷ N1_LS
CKOUT1
CKIN2
÷ N32
DSPLL
÷ N1_HS
÷ N2_LS
CKOUT2
XTAL /参考时钟，
÷ N2
信号丢失/
频率偏移
锁定丢失
VDD （ 1.8 ， 2.5或3.3 V ）
信号检测
控制
GND
I
2
C / SPI端口
设备中断
速率选择
时钟选择
偏移控制
图6.功能框图
该Si5326是一个抖动衰减时钟精度
乘数为需要分1个PS抖动的应用
性能。该Si5326接收两个输入时钟
从2千赫兹至710兆赫和产生两个
输出时钟从2 kHz至945 MHz和选择
频率为1.4 GHz 。该Si5326也可以使用其
晶振作为时钟源频率
合成。该器件可提供几乎任何频率
在整个这个操作范围的翻译组合。
独立分频器可为每个输入时钟
和输出时钟，所以Si5326可以接受的输入时钟
在不同的频率，它可以生成输出
时钟以不同的频率。该Si5326时钟输入
频率和时钟倍频比例是
可编程通过I
2
C或SPI接口。硅
实验室提供了一个基于PC的软件工具，
DSPLLsim ，可被用来确定最佳
对于给定的输入频率/时钟的PLL分频器设置
乘法比例组合，最大限度地减少相
噪声和功耗。该实用程序可
从下载
http://www.silabs.com/timing 。
该Si5326基于Silicon Laboratories的3rd-
代DSPLL
技术，该技术提供任
在一个高度频率合成和抖动衰减
集成PLL的解决方案，消除了对
外部VCXO和环路滤波器元件。该Si5326
PLL环路带宽是数字可编程的，
支持一个范围从60赫兹到8.4千赫。该DSPLLsim
软件实用程序可以用来计算有效循环
对于给定的输入时钟带宽设置
频率/时钟倍频比。
的Si5326支持两者之间无中断切换
同步输入时钟符合GR- 253-
核心，大大减少了的相位的传播
在输入时钟瞬变的时钟输出
转换（最大200 ps的相位变化） 。手册
和自动恢复式和非返回输入时钟
切换选项可供选择。该Si5326显示器
两个输入的时钟信号丢失的（ LOS ），并提供了一个
LOS告警（ INT_C1B和C2B ）检测到丢失时，
脉冲对任一输入时钟。该设备监控
锁定PLL的状态。锁定检测算法的工作
通过连续地监测输入时钟的相位
相对于所述反馈时钟的相位。该
Si5326还监测频率偏移报警（ FOS ） ，
这表明，如果一个输入时钟内的指定
频带相对于一个基准的频率
时钟。这两个阶层3 / 3E和SONET最小时钟
（ SMC ） FOS阈值supported.The Si5326
提供数字保持功能，允许器件
继续稳定的输出时钟的生成时
选定的输入基准丢失。在数字hold状态，
DSPLL生成基于输出频率
这存在一个固定的历史平均频率
时间的误差事件发生之前量
消除的相位和频率的影响
可能出现前一个数字瞬变
按住。
18
1.0版
