ICS85320I
LVCMOS / LVTTL到差分3.3V ， 2.5V LVPECL译者
A
PPLICATION
I
载文信息
T
发芽FOR
LVPECL
UTPUTS
下面示出的时钟布局拓扑结构是一个典型的终止
对于LVPECL输出。提到的两个不同的布局是
建议仅作为指导。
FOUT和nFOUT低阻抗跟随输出， gen-
中心提供全方位ECL / LVPECL兼容的输出。因此，终止
电阻器（直流电流路径接地）或电流源必须是
用于功能性。这些输出设计用于驱动50Ω
传输线。匹配阻抗技术应该是
用来最大限度地提高工作频率，并最大限度地减少信号显示
失真。
图1A和1B
显示两个不同的布局有哪些
建议仅作为指导。其它合适的时钟布局
可能存在的，它会建议理事会设计 -
ERS模拟，以保证在所有的印刷电路兼容
和时钟组件的工艺变化。
3.3V
Z
o
= 50
FOUT
鳍
125
Z
o
= 50
FOUT
50
50
V
CC
- 2V
RTT
125
Z
o
= 50
鳍
Z
o
= 50
84
84
RTT =
1
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
F
IGURE
1A 。 LVPECL
安输出
T
发芽
F
IGURE
1B 。 LVPECL
安输出
T
发芽
IDT
/ ICS
3.3V ， 2.5V LVPECL译者
7
ICS8532AMI REV A二○○六年十一月一十三日
