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TMS320F243 ， TMS320F241
DSP控制器
SPRS064D - 1997年12月 - 修订2006年2月
终端功能 - F243 PGE封装（续）
名字
144
LQFP
号
104
103
101
99
95
93
92
90
88
86
84
82
80
78
76
74
时钟信号
XTAL1/CLKIN
XTAL2
41
42
I
O
I
O
PLL振荡器的输入引脚。晶振输入到PLL /时钟源输入到PLL 。
XTAL1 / CLKIN被绑定到一个参考晶体的一面。
晶振输出。 PLL的振荡器输出引脚。 XTAL2是联系在一起的参考一面
水晶。该引脚变为在高阻抗状态时， EMU1 / OFF为低电平有效。
时钟输出。该引脚输出是CPU时钟（ CLKOUT ）或看门狗
时钟（ WDCLK ） 。该选择由CLKSRC位制成
该系统控制和状态寄存器（ SCSR ）的（ 14位） 。该引脚可用于
为GPIO如果不是用作时钟输出引脚。
测试信号
TCK
TDI
TDO
TMS
22
24
26
28
I
I
I / O
I
I
I
I
I
JTAG测试时钟与内部上拉（ ↑ ）
JTAG测试数据输入（ TDI）和内部上拉。 TDI移入选择
寄存器（指令或数据）在TCK的上升沿。 （ ↑ ）
JTAG扫描输出，测试数据输出（ TDO ） 。所选择的寄存器的内容
（指令或数据）被移出TDO在TCK的下降沿。 （ ↓ ）
JTAG测试模式选择（ TMS）与内部上拉电阻。该串行控制输入
主频为在TCK的上升沿TAP控制器。 （ ↑ ）
O
0
16位地址总线的位x
TYPE
RESET
州
描述
数据和地址总线信号（续）
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
CLKOUT/IOPD0
116
I / O
O
I =输入， O =输出， Z =高阻抗
复位状态指示销在复位的状态。如果引脚作为输入，通过I所示，其状态是由用户设计来确定。如果引脚
一个输出，指示其在复位电平。
§复位时，器件会启用AVIS模式。数据总线输出模式，而AVIS已启用。
注意：
粗体，斜体引脚名
表示在复位后引脚功能。
图例：
↑
- 内部上拉
↓
- 内部下拉
（典型的有源上拉/下拉值是150
A.)
12
邮政信箱1443
休斯敦，得克萨斯州77251-1443
