W631GG6KB
7.3.3.1部分阵列自刷新（ PASR ）
如果PASR （部分阵列自刷新）被启用，位于超出指定阵列的区域中的数据
如果自刷新进入图7所示的地址范围将丢失。数据的完整性将是
如果T保持
REFI
条件得到满足，并没有发出自刷新命令。
7.3.3.2
CAS写入延迟（ CWL ）
在CAS写延迟被MR2 （位A3 -A5 ）中定义的，如示于图7 CAS写延迟是
的延迟，在时钟周期时，内部写命令和的第一个比特的可用性之间
输入数据。
DDR3 SDRAM不支持任何半时钟延迟。整体写延迟（WL ）被定义为
附加延迟（ AL ） + CAS写入延迟（ CWL ） ; WL = AL + CWL 。有关的详细信息
根据工作时钟频率支持CWL和AL设置，请参考9.15
SPEED
垃圾桶“
133页详细写操作上请参考7.14
“写操作”
在第55页。
7.3.3.3
自动自刷新（ ASR）和自刷新温度（ SRT ）
DDR3 SDRAM必须支持自刷新操作，在所有支持的温度。应用程序
要求自刷新操作在扩展级温度范围必须使用ASR功能或
适当的编程SRT位。
当ASR支持， DDR3 SDRAM提供自动自刷新功耗管理功能
对所有支持的工作温度值。如果没有启用， SRT位必须设置为
表明牛逼
OPER
在随后的自刷新操作。
ASR = 0 ，自刷新速率由SRT位A7在MR2确定。
ASR = 1 ，自刷新速度由上模温度传感器来确定。 SRT位A7在MR2是不在乎。
7.3.3.4
动态ODT （ Rtt_WR ）
DDR3 SDRAM引入了一项新功能
“动态ODT ” 。
在某些应用情况下，进一步
提高在数据总线上的信号完整性，这是期望的是， DDR3的端接强度
SDRAM可以在不发出MRS命令进行修改。 MR2注册地点A9和A10
配置动态ODT设置。在写练级模式下，只有Rtt_Nom可用。有关详细信息，
动态ODT操作，请参阅第7.19.3
“动态ODT ”
在第82页。
出版日期： 2013年2月27日
修订版A04
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