16 bit 模数½换器
TM7715
CLK 应½ “1”
。如果器件的主时钟频率为 1MHz，则该½应½ “0”
。该½为给定的工½频率设½适
½的标度电流，并且也 （与 FS1 和 FS0 一起 ）选择器件的输出更新率。如果 CLK 没有按照主时钟频
率进行正确的设½，则 TM7715 的工½将不½达到指标。
FS1，
FS2 滤波器选择½，
它与CLK一起决定器件的输出更新率10显示了滤波器的第一陷波和-3dB
表
频率。片内数字滤波器产生正弦
3
（或氮化硅/ X
3
）滤波器响应。与增益选择一起，它也决定了器件的输出
噪声。改变了滤波器的陷波以及选定的增益将½响分辨率。表 1 至表 4 示出了滤波器的陷波频率和增
益对输出噪声和器件分辨率的½响。器件的输出数据率 （或有效½换时间）等于由滤波器的第一个陷
波选定的频率。例如，如果滤波器的第一个陷波选在50Hz时，则每个字的输出率为50赫兹，即每20毫秒
输出一个新字。½这些½改变后，必须进行一次校准。
达到满标度步进输入的滤波器的稳定时间，在最坏的情况下是 4×（1/输出数据率）
。例如，滤波
器的第一个陷波在50Hz时，则达到满标度步进输入的滤波器的稳定时间是80毫秒（最大）
。如果第一个陷
波在500Hz的，则稳定时间为8毫秒（最大）
。通过对步进输入的同步，这个稳定时间可以减少到 3 ×（1/
输出数据率）
。换句话说，如果在 FSYNC ½为高时发生步进输入，则在 FSYNC ½返回½后 3 ×（1/
输出数据率）时间内达到稳定频率取决于可编程的第一个陷波频率，按照以下关系式的-3dB ：
滤波器的-3dB频率= 0.262 ×滤波器第一个陷波频率
表 10
0
0
0
0
1
1
1
1
输出更新速率
FS1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
输出更新率
20Hz
25Hz
100Hz
200赫兹
50赫兹
60赫兹
250赫兹
500赫兹
滤波器的-3dB截止频率
5.24Hz
6.55Hz
26.2赫兹
52.4赫兹
13.1赫兹
15.7赫兹
65.5赫兹
131赫兹
CLK *
* 假定 MCLK IN 脚的时钟频率正确，CLKDIV ½的设½也是适½的。
B /U 单极性/双极性工½。
“0”表示选择双极性操½，
“1”表示择单极性工½。
BUF
缓冲器控制。
“0”表示片内缓冲器短路，缓冲器短路后，电源电流降½。此½处于高电平时，
缓冲器与模拟输入串联，输入端允许处理高阻抗源。
FSYNC 滤波器同步。该½处于高电平时，数字滤波器的节点、滤波器控制逻辑和校准控制逻辑处于
复½状态下，同时，模拟调制器也被控制在复½状态下。½处于½电平时，调制器和滤波器开始处理数
据，并在 3 ×（1/输出更新速率）时间内（也就是滤器的稳定时间）产生一个有效字。FSYNC 不½响
数字接口，也不½ DRDY 输出复½ （如果它是½电平）
。
十四，测试寄存器（ RS1 ， RS0 = 1,0）
；上电/复½状态 ：00 Hex
测试寄存器用于测试器件时。建议用户不要改变测试寄存器的任½½的默认值 （上电或复½时自
动½入全 0）
，否则½器件处于测试模式时，不½正确运行。
泰坦微电子
V1.1
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